JPH0629547A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0629547A JPH0629547A JP4180922A JP18092292A JPH0629547A JP H0629547 A JPH0629547 A JP H0629547A JP 4180922 A JP4180922 A JP 4180922A JP 18092292 A JP18092292 A JP 18092292A JP H0629547 A JPH0629547 A JP H0629547A
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【目的】この発明は、素子特性の劣化を招くことなく、
第１、第２のゲ−ト電極間の容量を大きくし、ひいては
書き込み電圧の低減化を達成する。 【構成】第１のゲ−ト絶縁膜31、第１の側壁材29および
第３の酸化膜26の上に第２の多結晶シリコン膜31を堆積
させ、この第２の多結晶シリコン膜31の上に第５の酸化
膜32を形成する。第２のシリコン窒化膜33の上に第６の
酸化膜34を堆積させる。第３の多結晶シリコン膜35、第
６の酸化膜34、第２のシリコン窒化膜33、第５の酸化膜
32および第２の多結晶シリコン膜31を写真蝕刻法により
パタ−ニングすることにより、第１のゲ−ト電極36およ
び第２のゲ−ト絶縁膜43を形成する。第１、第２のコン
タクトホ−ル39,40 の内および第３の多結晶シリコン膜
35、第２の側壁材38の上に第４の多結晶シリコン膜41を
堆積させ、第２のゲ−ト電極42を形成する。従って、第
１、第２のゲ−ト電極間の容量を大きくできる。
第１、第２のゲ−ト電極間の容量を大きくし、ひいては
書き込み電圧の低減化を達成する。 【構成】第１のゲ−ト絶縁膜31、第１の側壁材29および
第３の酸化膜26の上に第２の多結晶シリコン膜31を堆積
させ、この第２の多結晶シリコン膜31の上に第５の酸化
膜32を形成する。第２のシリコン窒化膜33の上に第６の
酸化膜34を堆積させる。第３の多結晶シリコン膜35、第
６の酸化膜34、第２のシリコン窒化膜33、第５の酸化膜
32および第２の多結晶シリコン膜31を写真蝕刻法により
パタ−ニングすることにより、第１のゲ−ト電極36およ
び第２のゲ−ト絶縁膜43を形成する。第１、第２のコン
タクトホ−ル39,40 の内および第３の多結晶シリコン膜
35、第２の側壁材38の上に第４の多結晶シリコン膜41を
堆積させ、第２のゲ−ト電極42を形成する。従って、第
１、第２のゲ−ト電極間の容量を大きくできる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に不揮発性半導体記憶装置および
その製造方法に係る。
の製造方法に関し、特に不揮発性半導体記憶装置および
その製造方法に係る。
【０００２】
【従来の技術】不揮発性半導体記憶装置、例えばＰＲＯ
Ｍ（Programable Read Only Memory）としては従来、図
７および図８に示すメモリセル構造を有するものが知ら
れている。即ち、図中の１はＰ型半導体基板であり、こ
の基板１の表面上には素子領域２を分離するための素子
分離領域としてのフィ−ルド酸化膜３が設けられてい
る。この素子領域２には互いに電気的に分離されたｎ+
型のソ−ス・ドレイン領域４、５が設けられている。こ
れらソ−ス・ドレイン領域４、５間のチャンネル領域を
含む素子領域２部分上には第１のゲ−ト絶縁膜６を介し
て例えば不純物がド−プされた多結晶シリコンからなる
フロ−ティングゲ−ト電極としての第１のゲ−ト電極７
が設けられている。更に、この第１のゲ−ト電極７の上
には第２のゲ−ト絶縁膜８を介して例えば不純物がド−
プされた多結晶シリコンからなるコントロ−ルゲ−ト電
極としての第２のゲ−ト電極９が積層されている。な
お、前記第１のゲ−ト電極７は、図１に示すように、両
端がチャンネル幅方向に延出してそれら両端の一部がフ
ィ−ルド酸化膜３上にオ−バ−ラップしている。また、
前記第１のゲ−ト電極７の露出した側面および第２のゲ
−ト電極９周囲には絶縁膜１０が形成されている。こう
したＰＲＯＭにおいて、第２のゲ−ト電極９およびｎ+
型のドレイン領域５に高電圧を印加してチャンネル領域
中で生成されたホットキャリアを第１のゲ−ト絶縁膜６
を通して第１のゲ−ト電極７に注入、蓄積させ、しきい
値電圧Ｖthを変化させることにより、所定のメモリセル
に記憶機能を保持させるものである。
Ｍ（Programable Read Only Memory）としては従来、図
７および図８に示すメモリセル構造を有するものが知ら
れている。即ち、図中の１はＰ型半導体基板であり、こ
の基板１の表面上には素子領域２を分離するための素子
分離領域としてのフィ−ルド酸化膜３が設けられてい
る。この素子領域２には互いに電気的に分離されたｎ+
型のソ−ス・ドレイン領域４、５が設けられている。こ
れらソ−ス・ドレイン領域４、５間のチャンネル領域を
含む素子領域２部分上には第１のゲ−ト絶縁膜６を介し
て例えば不純物がド−プされた多結晶シリコンからなる
フロ−ティングゲ−ト電極としての第１のゲ−ト電極７
が設けられている。更に、この第１のゲ−ト電極７の上
には第２のゲ−ト絶縁膜８を介して例えば不純物がド−
プされた多結晶シリコンからなるコントロ−ルゲ−ト電
極としての第２のゲ−ト電極９が積層されている。な
お、前記第１のゲ−ト電極７は、図１に示すように、両
端がチャンネル幅方向に延出してそれら両端の一部がフ
ィ−ルド酸化膜３上にオ−バ−ラップしている。また、
前記第１のゲ−ト電極７の露出した側面および第２のゲ
−ト電極９周囲には絶縁膜１０が形成されている。こう
したＰＲＯＭにおいて、第２のゲ−ト電極９およびｎ+
型のドレイン領域５に高電圧を印加してチャンネル領域
中で生成されたホットキャリアを第１のゲ−ト絶縁膜６
を通して第１のゲ−ト電極７に注入、蓄積させ、しきい
値電圧Ｖthを変化させることにより、所定のメモリセル
に記憶機能を保持させるものである。
【０００３】ところで、前述した図７および図８のＰＲ
ＯＭは、書き込み時の電気的な回路を模式的に示すと、
図９の如くなり、フロ−ティングゲ−ト電極７の電圧Ｖ
FGとコントロ−ルゲ−ト電極９の電圧ＶCGの間には下記
式に示すような関係がある。 ＶFG＝Ｃ2 ・ＶCG／ＣT ＋Ｃ3 ・ＶD ／ＣT …（１） ＣT ＝Ｃ1 ＋Ｃ2 ＋Ｃ3 …（２）
ＯＭは、書き込み時の電気的な回路を模式的に示すと、
図９の如くなり、フロ−ティングゲ−ト電極７の電圧Ｖ
FGとコントロ−ルゲ−ト電極９の電圧ＶCGの間には下記
式に示すような関係がある。 ＶFG＝Ｃ2 ・ＶCG／ＣT ＋Ｃ3 ・ＶD ／ＣT …（１） ＣT ＝Ｃ1 ＋Ｃ2 ＋Ｃ3 …（２）
【０００４】ここでＣ1 は基板１とフロ−ティングゲ−
ト電極７との間の容量、Ｃ2 はフロ−ティングゲ−ト電
極７とコントロ−ルゲ−ト電極９との間の容量、Ｃ3 は
ドレイン領域５とフロ−ティングゲ−ト電極７とのオ−
バ−ラップした部分の容量、ＶD はドレイン電圧、を示
す。
ト電極７との間の容量、Ｃ2 はフロ−ティングゲ−ト電
極７とコントロ−ルゲ−ト電極９との間の容量、Ｃ3 は
ドレイン領域５とフロ−ティングゲ−ト電極７とのオ−
バ−ラップした部分の容量、ＶD はドレイン電圧、を示
す。
【０００５】ＰＲＯＭの書き込みはフロ−ティングゲ−
ト電極７の電圧ＶFGできまり、ＶFGを実際に制御するの
はコントロ−ルゲ−ト電極９の電圧ＶCGである。即ち、
ＶFGとＶCG間の比例係数はＣ2 ／ＣT で、低電圧で書き
込めるようにするには簡単にはフロ−ティングゲ−ト電
極７とコントロ−ルゲ−ト電極９間の容量Ｃ2 を大きく
できればよい。
ト電極７の電圧ＶFGできまり、ＶFGを実際に制御するの
はコントロ−ルゲ−ト電極９の電圧ＶCGである。即ち、
ＶFGとＶCG間の比例係数はＣ2 ／ＣT で、低電圧で書き
込めるようにするには簡単にはフロ−ティングゲ−ト電
極７とコントロ−ルゲ−ト電極９間の容量Ｃ2 を大きく
できればよい。
【０００６】
【発明が解決しようとする課題】しかしながら、従来技
術では１ＭｂｉｔのＥＰＲＯＭデバイス等でもコントロ
−ルゲ−ト電極に加える、いわゆる書き込み電圧は１
２．５Ｖと高電圧を要する。特に、将来の素子の微細化
と共に書き込み電圧は低電圧化が要求される。そこで、
前記ゲ−ト電極間の容量Ｃ2 を大きくする一手法とし
て、図７に示す第２のゲ−ト絶縁膜８を薄膜化すること
が考えられるが、保持特性等の信頼性で現状以上に薄膜
化することは困難である。
術では１ＭｂｉｔのＥＰＲＯＭデバイス等でもコントロ
−ルゲ−ト電極に加える、いわゆる書き込み電圧は１
２．５Ｖと高電圧を要する。特に、将来の素子の微細化
と共に書き込み電圧は低電圧化が要求される。そこで、
前記ゲ−ト電極間の容量Ｃ2 を大きくする一手法とし
て、図７に示す第２のゲ−ト絶縁膜８を薄膜化すること
が考えられるが、保持特性等の信頼性で現状以上に薄膜
化することは困難である。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、素子特性の劣化を招く
ことなく、第１、第２のゲ−ト電極間の容量を大きくで
き、ひいては書き込み電圧の低減化を達成した半導体装
置およびその製造方法を提供することにある。
されたものであり、その目的は、素子特性の劣化を招く
ことなく、第１、第２のゲ−ト電極間の容量を大きくで
き、ひいては書き込み電圧の低減化を達成した半導体装
置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板と、前記半導体基板の表面上
に設けられた素子分離膜と、前記素子分離膜の上に設け
られた導電膜と、前記導電膜の上に設けられた絶縁膜
と、前記素子分離膜、前記導電膜および前記絶縁膜の側
面に設けられた第１の側壁材と、前記半導体基板の表面
上に設けられた第１のゲ−ト絶縁膜と、前記絶縁膜、前
記第１の側壁材および前記第１のゲ−ト絶縁膜の上に設
けられた第１のゲ−ト電極と、前記第１のゲ−ト電極の
上に設けられた第２のゲ−ト絶縁膜と、前記第２のゲ−
ト絶縁膜および前記第１のゲ−ト電極の側面に設けられ
た第２の側壁材と、前記絶縁膜に、前記第２の側壁材に
よって自己整合的に形成されたコンタクトホ−ルと、前
記コンタクトホ−ルの内および前記第２の側壁材、前記
第２のゲ−ト絶縁膜の上に設けられた前記導電膜と接続
する第２のゲ−ト電極とを具備することを特徴としてい
る。
解決するため、半導体基板と、前記半導体基板の表面上
に設けられた素子分離膜と、前記素子分離膜の上に設け
られた導電膜と、前記導電膜の上に設けられた絶縁膜
と、前記素子分離膜、前記導電膜および前記絶縁膜の側
面に設けられた第１の側壁材と、前記半導体基板の表面
上に設けられた第１のゲ−ト絶縁膜と、前記絶縁膜、前
記第１の側壁材および前記第１のゲ−ト絶縁膜の上に設
けられた第１のゲ−ト電極と、前記第１のゲ−ト電極の
上に設けられた第２のゲ−ト絶縁膜と、前記第２のゲ−
ト絶縁膜および前記第１のゲ−ト電極の側面に設けられ
た第２の側壁材と、前記絶縁膜に、前記第２の側壁材に
よって自己整合的に形成されたコンタクトホ−ルと、前
記コンタクトホ−ルの内および前記第２の側壁材、前記
第２のゲ−ト絶縁膜の上に設けられた前記導電膜と接続
する第２のゲ−ト電極とを具備することを特徴としてい
る。
【０００９】また、半導体基板の表面上に素子分離膜を
設け、この素子分離膜の上に導電膜を設け、この導電膜
の上に絶縁膜を設ける工程と、前記素子分離膜、前記導
電膜および前記絶縁膜の側面に第１の側壁材を設ける工
程と、前記半導体基板の表面上に第１のゲ−ト絶縁膜を
設ける工程と、前記絶縁膜、前記第１の側壁材および前
記第１のゲ−ト絶縁膜の上に第１のゲ−ト電極を設ける
工程と、前記第１のゲ−ト電極の上に第２のゲ−ト絶縁
膜を設ける工程と、前記第２のゲ−ト絶縁膜および前記
第１のゲ−ト電極の側面に第２の側壁材を設ける工程
と、前記絶縁膜に、前記第２の側壁材によって自己整合
的にコンタクトホ−ルを形成する工程と、前記コンタク
トホ−ルの内および前記第２の側壁材、前記第２のゲ−
ト絶縁膜の上に前記導電膜と接続する第２のゲ−ト電極
を設ける工程とからなることを特徴としている。
設け、この素子分離膜の上に導電膜を設け、この導電膜
の上に絶縁膜を設ける工程と、前記素子分離膜、前記導
電膜および前記絶縁膜の側面に第１の側壁材を設ける工
程と、前記半導体基板の表面上に第１のゲ−ト絶縁膜を
設ける工程と、前記絶縁膜、前記第１の側壁材および前
記第１のゲ−ト絶縁膜の上に第１のゲ−ト電極を設ける
工程と、前記第１のゲ−ト電極の上に第２のゲ−ト絶縁
膜を設ける工程と、前記第２のゲ−ト絶縁膜および前記
第１のゲ−ト電極の側面に第２の側壁材を設ける工程
と、前記絶縁膜に、前記第２の側壁材によって自己整合
的にコンタクトホ−ルを形成する工程と、前記コンタク
トホ−ルの内および前記第２の側壁材、前記第２のゲ−
ト絶縁膜の上に前記導電膜と接続する第２のゲ−ト電極
を設ける工程とからなることを特徴としている。
【００１０】また、第１の絶縁膜と、前記第１の絶縁膜
の上に設けられた第１の導電層と、前記第１の導電層の
上に設けられた第２の絶縁膜と、前記第１、第２の絶縁
膜および前記第１の導電層の側面に設けられた第１の側
壁材と、前記第１の側壁材および前記第２の絶縁膜の上
に一端が設けられた第２の導電層と、前記第２の導電層
の上に設けられた第３の絶縁膜と、前記第２の導電層お
よび前記第３の絶縁膜の側面に設けられた第２の側壁材
と、前記第２の絶縁膜に、前記第２の側壁材によって自
己整合的に形成されたコンタクトホ−ルと、前記コンタ
クトホ−ルの内および前記第２の側壁材、前記第３の絶
縁膜の上に設けられた前記第１の導電層と接続する第３
の導電層とを具備することを特徴としている。
の上に設けられた第１の導電層と、前記第１の導電層の
上に設けられた第２の絶縁膜と、前記第１、第２の絶縁
膜および前記第１の導電層の側面に設けられた第１の側
壁材と、前記第１の側壁材および前記第２の絶縁膜の上
に一端が設けられた第２の導電層と、前記第２の導電層
の上に設けられた第３の絶縁膜と、前記第２の導電層お
よび前記第３の絶縁膜の側面に設けられた第２の側壁材
と、前記第２の絶縁膜に、前記第２の側壁材によって自
己整合的に形成されたコンタクトホ−ルと、前記コンタ
クトホ−ルの内および前記第２の側壁材、前記第３の絶
縁膜の上に設けられた前記第１の導電層と接続する第３
の導電層とを具備することを特徴としている。
【００１１】また、第１の絶縁膜の上に第１の導電層を
設け、この第１の導電層の上に第２の絶縁膜を設ける工
程と、前記第１、第２の絶縁膜および前記第１の導電層
の側面に第１の側壁材を設ける工程と、前記第１の側壁
材および前記第２の絶縁膜の上に第２の導電層の一端を
設ける工程と、前記第２の導電層の上に第３の絶縁膜を
設ける工程と、前記第２の導電層および前記第３の絶縁
膜の側面に第２の側壁材を設ける工程と、前記第２の絶
縁膜に、前記第２の側壁材によって自己整合的にコンタ
クトホ−ルを形成する工程と、前記コンタクトホ−ルの
内および前記第２の側壁材、前記第３の絶縁膜の上に前
記第１の導電層と接続する第３の導電層を設ける工程と
からなることを特徴としている。また、前記導電膜は、
多結晶シリコン、非晶質シリコンまたはシリサイドから
なることを特徴としている。また、前記第１のゲ−ト電
極は、多結晶シリコン、非晶質シリコンまたはシリサイ
ドからなることを特徴としている。また、前記第２のゲ
−ト電極は、多結晶シリコン、非晶質シリコンまたはシ
リサイドからなることを特徴としている。
設け、この第１の導電層の上に第２の絶縁膜を設ける工
程と、前記第１、第２の絶縁膜および前記第１の導電層
の側面に第１の側壁材を設ける工程と、前記第１の側壁
材および前記第２の絶縁膜の上に第２の導電層の一端を
設ける工程と、前記第２の導電層の上に第３の絶縁膜を
設ける工程と、前記第２の導電層および前記第３の絶縁
膜の側面に第２の側壁材を設ける工程と、前記第２の絶
縁膜に、前記第２の側壁材によって自己整合的にコンタ
クトホ−ルを形成する工程と、前記コンタクトホ−ルの
内および前記第２の側壁材、前記第３の絶縁膜の上に前
記第１の導電層と接続する第３の導電層を設ける工程と
からなることを特徴としている。また、前記導電膜は、
多結晶シリコン、非晶質シリコンまたはシリサイドから
なることを特徴としている。また、前記第１のゲ−ト電
極は、多結晶シリコン、非晶質シリコンまたはシリサイ
ドからなることを特徴としている。また、前記第２のゲ
−ト電極は、多結晶シリコン、非晶質シリコンまたはシ
リサイドからなることを特徴としている。
【００１２】
【作用】この発明は、絶縁膜、第１の側壁材および第１
のゲ−ト絶縁膜の上に第１のゲ−ト電極を設け、この第
１のゲ−ト電極の上に第２のゲ−ト絶縁膜を設け、この
第２のゲ−ト絶縁膜および第１のゲ−ト電極の側面に第
２の側壁材を設け、前記絶縁膜にコンタクトホ−ルを設
け、このコンタクトホ−ルの内および第２の側壁材、第
２のゲ−ト絶縁膜の上に導電膜と接続する第２のゲ−ト
電極を設けている。このため、従来の半導体装置に比
べ、第１のゲ−ト電極に対する第２のゲ−ト電極の表面
積を大きくすることができる。この結果、第１および第
２のゲ−ト電極間の容量を従来のそれより大きくするこ
とができる。
のゲ−ト絶縁膜の上に第１のゲ−ト電極を設け、この第
１のゲ−ト電極の上に第２のゲ−ト絶縁膜を設け、この
第２のゲ−ト絶縁膜および第１のゲ−ト電極の側面に第
２の側壁材を設け、前記絶縁膜にコンタクトホ−ルを設
け、このコンタクトホ−ルの内および第２の側壁材、第
２のゲ−ト絶縁膜の上に導電膜と接続する第２のゲ−ト
電極を設けている。このため、従来の半導体装置に比
べ、第１のゲ−ト電極に対する第２のゲ−ト電極の表面
積を大きくすることができる。この結果、第１および第
２のゲ−ト電極間の容量を従来のそれより大きくするこ
とができる。
【００１３】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【００１４】図１乃至図５は、この発明の実施例による
半導体装置、例えば不揮発性半導体記憶装置であるＰＲ
ＯＭのメモリセルの製造方法を示す断面図である。先
ず、図２に示すように、Ｐ型シリコン基板２１の上には
厚さが約１０００オングストロ−ムの第１の酸化膜２２
が形成され、この第１の酸化膜２２の上には厚さが約２
０００オングストロ−ムのＰがド−プされた第１の多結
晶シリコン膜２３が堆積される。この第１の多結晶シリ
コン膜２３の上には厚さが約１００オングストロ−ムの
第２の酸化膜２４が形成され、この第２の酸化膜２４の
上には厚さが約１５０オングストロ−ムの第１のシリコ
ン窒化膜２５が堆積される。この第１のシリコン窒化膜
２５の上には厚さが約１０００オングストロ−ムの第３
の酸化膜２６が堆積される。この後、前記第３の酸化膜
２６、第１のシリコン窒化膜２５、第２の酸化膜２４お
よび第１の多結晶シリコン膜２３は異方性エッチングに
よりパタ−ニングされる。
半導体装置、例えば不揮発性半導体記憶装置であるＰＲ
ＯＭのメモリセルの製造方法を示す断面図である。先
ず、図２に示すように、Ｐ型シリコン基板２１の上には
厚さが約１０００オングストロ−ムの第１の酸化膜２２
が形成され、この第１の酸化膜２２の上には厚さが約２
０００オングストロ−ムのＰがド−プされた第１の多結
晶シリコン膜２３が堆積される。この第１の多結晶シリ
コン膜２３の上には厚さが約１００オングストロ−ムの
第２の酸化膜２４が形成され、この第２の酸化膜２４の
上には厚さが約１５０オングストロ−ムの第１のシリコ
ン窒化膜２５が堆積される。この第１のシリコン窒化膜
２５の上には厚さが約１０００オングストロ−ムの第３
の酸化膜２６が堆積される。この後、前記第３の酸化膜
２６、第１のシリコン窒化膜２５、第２の酸化膜２４お
よび第１の多結晶シリコン膜２３は異方性エッチングに
よりパタ−ニングされる。
【００１５】次に、図３に示すように、前記第１の酸化
膜２２はパタ−ニングされることにより、素子分離領域
２７が形成される。この後、前記Ｐ型シリコン基板２１
および第３の酸化膜２６の上にはＣＶＤ法により厚さが
約２０００オングストロ−ムの第４の酸化膜２８が堆積
される。次に、前記第４の酸化膜２８は異方性エッチン
グ技術および等方性エッチング技術によってエッチング
されることにより、前記第１の多結晶シリコン膜２３の
側面には第１の側壁材２９が形成される。次に、前記Ｐ
型シリコン基板２１の上には熱酸化により厚さが約１０
０オングストロ−ムの第１のゲ−ト絶縁膜３０が形成さ
れる。
膜２２はパタ−ニングされることにより、素子分離領域
２７が形成される。この後、前記Ｐ型シリコン基板２１
および第３の酸化膜２６の上にはＣＶＤ法により厚さが
約２０００オングストロ−ムの第４の酸化膜２８が堆積
される。次に、前記第４の酸化膜２８は異方性エッチン
グ技術および等方性エッチング技術によってエッチング
されることにより、前記第１の多結晶シリコン膜２３の
側面には第１の側壁材２９が形成される。次に、前記Ｐ
型シリコン基板２１の上には熱酸化により厚さが約１０
０オングストロ−ムの第１のゲ−ト絶縁膜３０が形成さ
れる。
【００１６】この後、図４に示すように、前記第１のゲ
−ト絶縁膜３０、第１の側壁材２９および第３の酸化膜
２６の上には厚さが約１０００オングストロ−ムのＰが
ド−プされた第２の多結晶シリコン膜３１が堆積され
る。この第２の多結晶シリコン膜３１の上には例えば熱
酸化により厚さが約１００オングストロ−ムの第５の酸
化膜３２が形成され、この第５の酸化膜３２の上には厚
さが約１５０オングストロ−ムの第２のシリコン窒化膜
３３が堆積される。この第２のシリコン窒化膜３３の上
には厚さが約５０オングストロ−ムの第６の酸化膜３４
が堆積され、この第６の酸化膜３４の上には厚さが約５
００オングストロ−ムの第３の多結晶シリコン膜３５が
堆積される。次に、前記第３の多結晶シリコン膜３５、
第６の酸化膜３４、第２のシリコン窒化膜３３、第５の
酸化膜３２および第２の多結晶シリコン膜３１は写真蝕
刻法によりパタ−ニングされる。これにより、第２の多
結晶シリコン膜３１からなるフロ−ティングゲ−ト電極
としての第１のゲ−ト電極３６が形成され、第５、第６
の酸化膜３２、３４および第２のシリコン窒化膜３３か
らなる第２のゲ−ト絶縁膜４３が形成される。
−ト絶縁膜３０、第１の側壁材２９および第３の酸化膜
２６の上には厚さが約１０００オングストロ−ムのＰが
ド−プされた第２の多結晶シリコン膜３１が堆積され
る。この第２の多結晶シリコン膜３１の上には例えば熱
酸化により厚さが約１００オングストロ−ムの第５の酸
化膜３２が形成され、この第５の酸化膜３２の上には厚
さが約１５０オングストロ−ムの第２のシリコン窒化膜
３３が堆積される。この第２のシリコン窒化膜３３の上
には厚さが約５０オングストロ−ムの第６の酸化膜３４
が堆積され、この第６の酸化膜３４の上には厚さが約５
００オングストロ−ムの第３の多結晶シリコン膜３５が
堆積される。次に、前記第３の多結晶シリコン膜３５、
第６の酸化膜３４、第２のシリコン窒化膜３３、第５の
酸化膜３２および第２の多結晶シリコン膜３１は写真蝕
刻法によりパタ−ニングされる。これにより、第２の多
結晶シリコン膜３１からなるフロ−ティングゲ−ト電極
としての第１のゲ−ト電極３６が形成され、第５、第６
の酸化膜３２、３４および第２のシリコン窒化膜３３か
らなる第２のゲ−ト絶縁膜４３が形成される。
【００１７】次に、図５に示すように、前記第３の多結
晶シリコン膜３５および第３の酸化膜２６の上にはＣＶ
Ｄ法により厚さが約２０００オングストロ−ムの第７の
酸化膜３７が堆積される。この後、前記第７の酸化膜３
７は異方性エッチングされることにより、前記第１のゲ
−ト電極３６の側面には第２の側壁材３８が形成され
る。これと共に、前記第３の酸化膜２６、第１のシリコ
ン窒化膜２５および第２の酸化膜２４が前記第２の側壁
材３８によって自己整合的にエッチングされ、第１およ
び第２のコンタクトホ−ル３９、４０が形成される。
晶シリコン膜３５および第３の酸化膜２６の上にはＣＶ
Ｄ法により厚さが約２０００オングストロ−ムの第７の
酸化膜３７が堆積される。この後、前記第７の酸化膜３
７は異方性エッチングされることにより、前記第１のゲ
−ト電極３６の側面には第２の側壁材３８が形成され
る。これと共に、前記第３の酸化膜２６、第１のシリコ
ン窒化膜２５および第２の酸化膜２４が前記第２の側壁
材３８によって自己整合的にエッチングされ、第１およ
び第２のコンタクトホ−ル３９、４０が形成される。
【００１８】この後、図１に示すように、前記第１、第
２のコンタクトホ−ル３９、４０の内および第３の多結
晶シリコン膜３５、第２の側壁材３８の上には厚さが約
２０００オングストロ−ムの第４の多結晶シリコン膜４
１が堆積される。これにより、第４の多結晶シリコン膜
４１は第１の多結晶シリコン膜２３と電気的に接続され
る。次に、この第４の多結晶シリコン膜４１は写真蝕刻
法によりパタ−ニングされ、第１、第３および第４の多
結晶シリコン膜２３、３５、４１からなるコントロ−ル
ゲ−ト電極としての第２のゲ−ト電極４２が形成され
る。この後、前記第２のゲ−ト電極４２および第１の側
壁材２９をマスクとして例えばＮ型の不純物であるヒ素
がイオン注入され、活性化拡散が行われる。これによ
り、Ｐ型シリコン基板２１には図示せぬソ−ス・ドレイ
ン拡散層が形成される。
２のコンタクトホ−ル３９、４０の内および第３の多結
晶シリコン膜３５、第２の側壁材３８の上には厚さが約
２０００オングストロ−ムの第４の多結晶シリコン膜４
１が堆積される。これにより、第４の多結晶シリコン膜
４１は第１の多結晶シリコン膜２３と電気的に接続され
る。次に、この第４の多結晶シリコン膜４１は写真蝕刻
法によりパタ−ニングされ、第１、第３および第４の多
結晶シリコン膜２３、３５、４１からなるコントロ−ル
ゲ−ト電極としての第２のゲ−ト電極４２が形成され
る。この後、前記第２のゲ−ト電極４２および第１の側
壁材２９をマスクとして例えばＮ型の不純物であるヒ素
がイオン注入され、活性化拡散が行われる。これによ
り、Ｐ型シリコン基板２１には図示せぬソ−ス・ドレイ
ン拡散層が形成される。
【００１９】図６は、図１の半導体装置を示すパタ−ン
平面図である。第２のゲ−ト電極４２は第１および第４
の多結晶シリコン膜２３、４１から構成されており、こ
の第１の多結晶シリコン膜２３は第１および第２のコン
タクトホ−ル３９、４０により第４の多結晶シリコン膜
４１と電気的に接続されている。第１のゲ−ト電極３６
は、その両端を前記第１および第４の多結晶シリコン膜
２３、４１によってくるむように形成されている。Ｎ型
のソ−ス・ドレイン拡散層４５、４６は、前記第２のゲ
−ト電極４２によって自己整合的に形成されており、こ
のドレイン拡散層４６は第３のコンタクトホ−ル４７に
より配線４８と電気的に接続されている。
平面図である。第２のゲ−ト電極４２は第１および第４
の多結晶シリコン膜２３、４１から構成されており、こ
の第１の多結晶シリコン膜２３は第１および第２のコン
タクトホ−ル３９、４０により第４の多結晶シリコン膜
４１と電気的に接続されている。第１のゲ−ト電極３６
は、その両端を前記第１および第４の多結晶シリコン膜
２３、４１によってくるむように形成されている。Ｎ型
のソ−ス・ドレイン拡散層４５、４６は、前記第２のゲ
−ト電極４２によって自己整合的に形成されており、こ
のドレイン拡散層４６は第３のコンタクトホ−ル４７に
より配線４８と電気的に接続されている。
【００２０】上記実施例によれば、この発明のＰＲＯＭ
のメモリセルは、図１に示すように、第１のゲ−ト電極
３６を第２のゲ−ト電極４２によりくるむような構造と
されている。このため、従来の半導体装置に比べ、第１
のゲ−ト電極３６に対する第２のゲ−ト電極４２の表面
積を大きくすることができる。この結果、第１および第
２のゲ−ト電極３６、４２間の容量Ｃ12を従来の第１お
よび第２のゲ−ト電極間の容量Ｃ2 より大きくすること
ができる。したがって、第２のゲ−ト電極４２に与える
書き込み電圧を低減させることができる。
のメモリセルは、図１に示すように、第１のゲ−ト電極
３６を第２のゲ−ト電極４２によりくるむような構造と
されている。このため、従来の半導体装置に比べ、第１
のゲ−ト電極３６に対する第２のゲ−ト電極４２の表面
積を大きくすることができる。この結果、第１および第
２のゲ−ト電極３６、４２間の容量Ｃ12を従来の第１お
よび第２のゲ−ト電極間の容量Ｃ2 より大きくすること
ができる。したがって、第２のゲ−ト電極４２に与える
書き込み電圧を低減させることができる。
【００２１】また、第１および第２のゲ−ト電極３６、
４２間の容量Ｃ12を従来のそれＣ2と等しい半導体装置
を形成する場合、第１および第２のゲ−ト電極３６、４
２それぞれの表面積を縮小することができるため、素子
を微細化することができる。
４２間の容量Ｃ12を従来のそれＣ2と等しい半導体装置
を形成する場合、第１および第２のゲ−ト電極３６、４
２それぞれの表面積を縮小することができるため、素子
を微細化することができる。
【００２２】また、第２のゲ−ト絶縁膜４３を薄膜化す
ることなく、第１および第２のゲ−ト電極３６、４２間
の容量を増加させることができる。このため、耐圧低下
を防止でき、素子特性の劣化を招くことがない。また、
第１および第２のコンタクトホ−ル３９、４０は第１の
ゲ−ト電極３６によって自己整合的に形成しているた
め、素子の微細化が可能となる。また、前記容量Ｃ12と
Ｃ2 とを具体的に比較すると、容量Ｃ12は容量Ｃ2 の
１．７倍程度に増加されている。この計算方法について
以下に示す。
ることなく、第１および第２のゲ−ト電極３６、４２間
の容量を増加させることができる。このため、耐圧低下
を防止でき、素子特性の劣化を招くことがない。また、
第１および第２のコンタクトホ−ル３９、４０は第１の
ゲ−ト電極３６によって自己整合的に形成しているた
め、素子の微細化が可能となる。また、前記容量Ｃ12と
Ｃ2 とを具体的に比較すると、容量Ｃ12は容量Ｃ2 の
１．７倍程度に増加されている。この計算方法について
以下に示す。
【００２３】図７に示す従来のＰＲＯＭにおいて、第１
のゲ−ト電極７における素子領域２上に位置する部分の
幅をｗ、第１のゲ−ト電極７における素子領域２上に位
置する部分の長さをＬ、第１のゲ−ト電極７におけるフ
ィ−ルド酸化膜３上に位置する部分の長さをｗ1 、第１
のゲ−ト絶縁膜６の厚さをｔ1 、第２のゲ−ト絶縁膜８
の厚さをｔ2 、第１のゲ−ト電極７とＰ型シリコン基板
１との間の容量をＣ1、第１のゲ−ト電極７と第２のゲ
−ト電極９との間の容量をＣ2 とすると、以下の関係が
成り立つ。 Ｃ2 ／Ｃ1 ＝（ｗ＋２ｗ1 ）・Ｌ・ｔ2 -1／ｗ・Ｌ・ｔ1 -1 …（１） このとき、ｗ＝ｗ1 とすると、Ｃ2 ／Ｃ1 ＝３ｔ1 ／ｔ2 …（２）
のゲ−ト電極７における素子領域２上に位置する部分の
幅をｗ、第１のゲ−ト電極７における素子領域２上に位
置する部分の長さをＬ、第１のゲ−ト電極７におけるフ
ィ−ルド酸化膜３上に位置する部分の長さをｗ1 、第１
のゲ−ト絶縁膜６の厚さをｔ1 、第２のゲ−ト絶縁膜８
の厚さをｔ2 、第１のゲ−ト電極７とＰ型シリコン基板
１との間の容量をＣ1、第１のゲ−ト電極７と第２のゲ
−ト電極９との間の容量をＣ2 とすると、以下の関係が
成り立つ。 Ｃ2 ／Ｃ1 ＝（ｗ＋２ｗ1 ）・Ｌ・ｔ2 -1／ｗ・Ｌ・ｔ1 -1 …（１） このとき、ｗ＝ｗ1 とすると、Ｃ2 ／Ｃ1 ＝３ｔ1 ／ｔ2 …（２）
【００２４】図１に示すこの発明のＰＲＯＭにおいて、
第１のゲ−ト電極３６における素子領域上に位置する部
分の幅をｗ、第１のゲ−ト電極３６における素子領域上
に位置する部分の長さをＬ、第１のゲ−ト電極３６にお
ける第１の側壁材２９および第３の酸化膜２６の上に位
置する部分の長さをｗ1 、第１のゲ−ト絶縁膜３０の厚
さをｔ1 、第２のゲ−ト絶縁膜４３の厚さをｔ2 、第１
のゲ−ト電極３６とＰ型シリコン基板２１との間の容量
をＣ1 、第１のゲ−ト電極３６と第２のゲ−ト電極４３
との間の容量をＣ12とすると、以下の関係が成り立つ。 Ｃ12／Ｃ1 ＝（ｗ＋２ｗ1 ＋２ｗ1 ）・Ｌ・ｔ2 -1／ｗ・Ｌ・ｔ1 -1 …（３ ） このとき、ｗ＝ｗ1 とすると、Ｃ12／Ｃ1 ＝５ｔ1 ／ｔ2 …（４） 上記式（２）および（４）より、Ｃ12／Ｃ2 ＝１．６７
第１のゲ−ト電極３６における素子領域上に位置する部
分の幅をｗ、第１のゲ−ト電極３６における素子領域上
に位置する部分の長さをＬ、第１のゲ−ト電極３６にお
ける第１の側壁材２９および第３の酸化膜２６の上に位
置する部分の長さをｗ1 、第１のゲ−ト絶縁膜３０の厚
さをｔ1 、第２のゲ−ト絶縁膜４３の厚さをｔ2 、第１
のゲ−ト電極３６とＰ型シリコン基板２１との間の容量
をＣ1 、第１のゲ−ト電極３６と第２のゲ−ト電極４３
との間の容量をＣ12とすると、以下の関係が成り立つ。 Ｃ12／Ｃ1 ＝（ｗ＋２ｗ1 ＋２ｗ1 ）・Ｌ・ｔ2 -1／ｗ・Ｌ・ｔ1 -1 …（３ ） このとき、ｗ＝ｗ1 とすると、Ｃ12／Ｃ1 ＝５ｔ1 ／ｔ2 …（４） 上記式（２）および（４）より、Ｃ12／Ｃ2 ＝１．６７
【００２５】尚、上記実施例では、不揮発性半導体記憶
装置において第１のゲ−ト電極３６と第２のゲ−ト電極
４２との間の容量を増加させているが、第１のゲ−ト電
極３６をＰ型シリコン基板２１と同電位にした半導体装
置、すなわち第１のゲ−ト電極３６をＰ型シリコン基板
２１に接続した半導体装置においても同様の効果を得る
ことができる。
装置において第１のゲ−ト電極３６と第２のゲ−ト電極
４２との間の容量を増加させているが、第１のゲ−ト電
極３６をＰ型シリコン基板２１と同電位にした半導体装
置、すなわち第１のゲ−ト電極３６をＰ型シリコン基板
２１に接続した半導体装置においても同様の効果を得る
ことができる。
【００２６】また、図５に示すように、第１の多結晶シ
リコン膜２３におけるチャンネル長方向の長さを第４の
多結晶シリコン膜４１のそれより長くしているが、第１
の多結晶シリコン膜２３を第４の多結晶シリコン膜４１
によって自己整合的にエッチングすることにより、第１
の多結晶シリコン膜２３におけるチャンネル長方向の長
さを第４の多結晶シリコン膜４１のそれと等しくするこ
とも可能である。
リコン膜２３におけるチャンネル長方向の長さを第４の
多結晶シリコン膜４１のそれより長くしているが、第１
の多結晶シリコン膜２３を第４の多結晶シリコン膜４１
によって自己整合的にエッチングすることにより、第１
の多結晶シリコン膜２３におけるチャンネル長方向の長
さを第４の多結晶シリコン膜４１のそれと等しくするこ
とも可能である。
【００２７】また、素子分離領域２７は第１の酸化膜２
２をパタ−ニングすることにより形成されているが、素
子分離領域２７はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成するこ
とも可能である。
２をパタ−ニングすることにより形成されているが、素
子分離領域２７はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成するこ
とも可能である。
【００２８】また、第１および第２のゲ−ト電極３０、
４３は多結晶シリコンにより形成されているが、第１お
よび第２のゲ−ト電極３０、４３は非晶質シリコンまた
はシリサイドにより形成されることも可能である。
４３は多結晶シリコンにより形成されているが、第１お
よび第２のゲ−ト電極３０、４３は非晶質シリコンまた
はシリサイドにより形成されることも可能である。
【００２９】
【発明の効果】以上説明したようにこの発明によれば、
絶縁膜、第１の側壁材および第１のゲ−ト絶縁膜の上に
第１のゲ−ト電極を設け、この第１のゲ−ト電極の上に
第２のゲ−ト絶縁膜を設け、この第２のゲ−ト絶縁膜の
上に導電膜と接続する第２のゲ−ト電極を設けている。
したがって、素子特性の劣化を招くことなく、第１、第
２のゲ−ト電極間の容量を大きくすることができ、ひい
ては書き込み電圧の低減化を達成することができる。
絶縁膜、第１の側壁材および第１のゲ−ト絶縁膜の上に
第１のゲ−ト電極を設け、この第１のゲ−ト電極の上に
第２のゲ−ト絶縁膜を設け、この第２のゲ−ト絶縁膜の
上に導電膜と接続する第２のゲ−ト電極を設けている。
したがって、素子特性の劣化を招くことなく、第１、第
２のゲ−ト電極間の容量を大きくすることができ、ひい
ては書き込み電圧の低減化を達成することができる。
【図１】この発明の実施例による半導体装置の製造方法
を示すものであり、コントロ−ルゲ−ト電極としての第
２のゲ−ト電極４２を形成する工程を示す断面図。
を示すものであり、コントロ−ルゲ−ト電極としての第
２のゲ−ト電極４２を形成する工程を示す断面図。
【図２】この発明の実施例による半導体装置の製造方法
を示すものであり、第３の酸化膜、第１のシリコン窒化
膜、第２の酸化膜および第１の多結晶シリコン膜を異方
性エッチングによりパタ−ニングする工程を示す断面
図。
を示すものであり、第３の酸化膜、第１のシリコン窒化
膜、第２の酸化膜および第１の多結晶シリコン膜を異方
性エッチングによりパタ−ニングする工程を示す断面
図。
【図３】この発明の実施例による半導体装置の製造方法
を示すものであり、素子分離領域を形成する工程を示す
断面図。
を示すものであり、素子分離領域を形成する工程を示す
断面図。
【図４】この発明の実施例による半導体装置の製造方法
を示すものであり、フロ−ティングゲ−ト電極としての
第１のゲ−ト電極および第２のゲ−ト絶縁膜を形成する
工程を示す断面図。
を示すものであり、フロ−ティングゲ−ト電極としての
第１のゲ−ト電極および第２のゲ−ト絶縁膜を形成する
工程を示す断面図。
【図５】この発明の実施例による半導体装置の製造方法
を示すものであり、第１のゲ−ト電極の側面に第２の側
壁材を形成し、第２、第３の酸化膜および第１のシリコ
ン窒化膜に第１、第２のコンタクトホ−ルを設ける工程
を示す断面図。
を示すものであり、第１のゲ−ト電極の側面に第２の側
壁材を形成し、第２、第３の酸化膜および第１のシリコ
ン窒化膜に第１、第２のコンタクトホ−ルを設ける工程
を示す断面図。
【図６】図１の半導体装置を示すパタ−ン平面図。
【図７】従来のＰＲＯＭのメモリセルを示す断面図。
【図８】図７のメモリセルの２層ゲ−ト電極部をチャン
ネル長方向に切断した断面図。
ネル長方向に切断した断面図。
【図９】ＰＲＯＭのメモリセルの書き込み時の電気的な
回路を模式的に示す概略図。
回路を模式的に示す概略図。
２１…Ｐ型シリコン基板、22…第１の酸化膜、23…第１
の多結晶シリコン膜、24…第２の酸化膜、25…第１のシ
リコン窒化膜、26…第３の酸化膜、27…素子分離領域、
28…第４の酸化膜、29…第１の側壁材、30…第１のゲ−
ト絶縁膜、31…第２の多結晶シリコン膜、32…第５の酸
化膜、33…第２のシリコン窒化膜、34…第６の酸化膜、
35…第３の多結晶シリコン膜、36…第１のゲ−ト電極、
37…第７の酸化膜、38…第２の側壁材、39…第１のコン
タクトホ−ル、40…第２のコンタクトホ−ル、41…第４
の多結晶シリコン膜、42…第２のゲ−ト電極、43…第２
のゲ−ト絶縁膜、45…ソ−ス拡散層、46…ドレイン拡散
層、47…第３のコンタクトホ−ル、48…配線
の多結晶シリコン膜、24…第２の酸化膜、25…第１のシ
リコン窒化膜、26…第３の酸化膜、27…素子分離領域、
28…第４の酸化膜、29…第１の側壁材、30…第１のゲ−
ト絶縁膜、31…第２の多結晶シリコン膜、32…第５の酸
化膜、33…第２のシリコン窒化膜、34…第６の酸化膜、
35…第３の多結晶シリコン膜、36…第１のゲ−ト電極、
37…第７の酸化膜、38…第２の側壁材、39…第１のコン
タクトホ−ル、40…第２のコンタクトホ−ル、41…第４
の多結晶シリコン膜、42…第２のゲ−ト電極、43…第２
のゲ−ト絶縁膜、45…ソ−ス拡散層、46…ドレイン拡散
層、47…第３のコンタクトホ−ル、48…配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板の表面上に設けられた素子分離膜と、 前記素子分離膜の上に設けられた導電膜と、 前記導電膜の上に設けられた絶縁膜と、 前記素子分離膜、前記導電膜および前記絶縁膜の側面に
設けられた第１の側壁材と、 前記半導体基板の表面上に設けられた第１のゲ−ト絶縁
膜と、 前記絶縁膜、前記第１の側壁材および前記第１のゲ−ト
絶縁膜の上に設けられた第１のゲ−ト電極と、 前記第１のゲ−ト電極の上に設けられた第２のゲ−ト絶
縁膜と、 前記第２のゲ−ト絶縁膜および前記第１のゲ−ト電極の
側面に設けられた第２の側壁材と、 前記絶縁膜に、前記第２の側壁材によって自己整合的に
形成されたコンタクトホ−ルと、 前記コンタクトホ−ルの内および前記第２の側壁材、前
記第２のゲ−ト絶縁膜の上に設けられた前記導電膜と接
続する第２のゲ−ト電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面上に素子分離膜を設
け、この素子分離膜の上に導電膜を設け、この導電膜の
上に絶縁膜を設ける工程と、 前記素子分離膜、前記導電膜および前記絶縁膜の側面に
第１の側壁材を設ける工程と、 前記半導体基板の表面上に第１のゲ−ト絶縁膜を設ける
工程と、 前記絶縁膜、前記第１の側壁材および前記第１のゲ−ト
絶縁膜の上に第１のゲ−ト電極を設ける工程と、 前記第１のゲ−ト電極の上に第２のゲ−ト絶縁膜を設け
る工程と、 前記第２のゲ−ト絶縁膜および前記第１のゲ−ト電極の
側面に第２の側壁材を設ける工程と、 前記絶縁膜に、前記第２の側壁材によって自己整合的に
コンタクトホ−ルを形成する工程と、 前記コンタクトホ−ルの内および前記第２の側壁材、前
記第２のゲ−ト絶縁膜の上に前記導電膜と接続する第２
のゲ−ト電極を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項３】 第１の絶縁膜と、 前記第１の絶縁膜の上に設けられた第１の導電層と、 前記第１の導電層の上に設けられた第２の絶縁膜と、 前記第１、第２の絶縁膜および前記第１の導電層の側面
に設けられた第１の側壁材と、 前記第１の側壁材および前記第２の絶縁膜の上に一端が
設けられた第２の導電層と、 前記第２の導電層の上に設けられた第３の絶縁膜と、 前記第２の導電層および前記第３の絶縁膜の側面に設け
られた第２の側壁材と、 前記第２の絶縁膜に、前記第２の側壁材によって自己整
合的に形成されたコンタクトホ−ルと、 前記コンタクトホ−ルの内および前記第２の側壁材、前
記第３の絶縁膜の上に設けられた前記第１の導電層と接
続する第３の導電層と、 を具備することを特徴とする半導体装置。 - 【請求項４】 第１の絶縁膜の上に第１の導電層を設
け、この第１の導電層の上に第２の絶縁膜を設ける工程
と、 前記第１、第２の絶縁膜および前記第１の導電層の側面
に第１の側壁材を設ける工程と、 前記第１の側壁材および前記第２の絶縁膜の上に第２の
導電層の一端を設ける工程と、 前記第２の導電層の上に第３の絶縁膜を設ける工程と、 前記第２の導電層および前記第３の絶縁膜の側面に第２
の側壁材を設ける工程と、 前記第２の絶縁膜に、前記第２の側壁材によって自己整
合的にコンタクトホ−ルを形成する工程と、 前記コンタクトホ−ルの内および前記第２の側壁材、前
記第３の絶縁膜の上に前記第１の導電層と接続する第３
の導電層を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記導電膜は、多結晶シリコン、非晶質
シリコンまたはシリサイドからなることを特徴とする請
求項１または２記載の半導体装置およびその製造方法。 - 【請求項６】 前記第１のゲ−ト電極は、多結晶シリコ
ン、非晶質シリコンまたはシリサイドからなることを特
徴とする請求項１または２記載の半導体装置およびその
製造方法。 - 【請求項７】 前記第２のゲ−ト電極は、多結晶シリコ
ン、非晶質シリコンまたはシリサイドからなることを特
徴とする請求項１または２記載の半導体装置およびその
製造方法。
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|---|---|---|---|
| JP04180922A JP3113075B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体装置およびその製造方法 |
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| KR1019930012790A KR970004772B1 (ko) | 1992-07-08 | 1993-07-08 | 반도체 장치 및 그 제조방법 |
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|---|---|---|---|
| JP04180922A JP3113075B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体装置およびその製造方法 |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
| JP04180922A Expired - Fee Related JP3113075B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体装置およびその製造方法 |
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| JP (1) | JP3113075B2 (ja) |
| KR (1) | KR970004772B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100243284B1 (ko) * | 1997-02-27 | 2000-03-02 | 윤종용 | 반도체장치의 콘택홀 형성방법 |
| US11980261B2 (en) | 2018-10-16 | 2024-05-14 | Ceraart Co., Ltd. | Ornament capable of adjusting amount of emitted fragrance |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640032A (en) * | 1994-09-09 | 1997-06-17 | Nippon Steel Corporation | Non-volatile semiconductor memory device with improved rewrite speed |
| KR100253295B1 (ko) * | 1997-05-24 | 2000-04-15 | 김영환 | 반도체 소자의 제조방법 |
| US5886382A (en) * | 1997-07-18 | 1999-03-23 | Motorola, Inc. | Trench transistor structure comprising at least two vertical transistors |
| TW351852B (en) * | 1997-10-20 | 1999-02-01 | United Semicondutor Corp | Process for manufacturing flash memory cell structure |
| US6369423B2 (en) * | 1998-03-03 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor device with a thin gate stack having a plurality of insulating layers |
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| US6440850B1 (en) * | 1999-08-27 | 2002-08-27 | Micron Technology, Inc. | Structure for an electrical contact to a thin film in a semiconductor structure and method for making the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5759388A (en) * | 1980-09-27 | 1982-04-09 | Fujitsu Ltd | Semiconductor storage device |
| US4618876A (en) * | 1984-07-23 | 1986-10-21 | Rca Corporation | Electrically alterable, nonvolatile floating gate memory device |
-
1992
- 1992-07-08 JP JP04180922A patent/JP3113075B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-06 US US08/086,035 patent/US5378910A/en not_active Expired - Lifetime
- 1993-07-08 KR KR1019930012790A patent/KR970004772B1/ko not_active IP Right Cessation
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| US11980261B2 (en) | 2018-10-16 | 2024-05-14 | Ceraart Co., Ltd. | Ornament capable of adjusting amount of emitted fragrance |
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| Publication number | Publication date |
|---|---|
| US5378910A (en) | 1995-01-03 |
| KR970004772B1 (ko) | 1997-04-03 |
| KR940003055A (ko) | 1994-02-19 |
| JP3113075B2 (ja) | 2000-11-27 |
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