JPH0629547A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0629547A JPH0629547A JP4180922A JP18092292A JPH0629547A JP H0629547 A JPH0629547 A JP H0629547A JP 4180922 A JP4180922 A JP 4180922A JP 18092292 A JP18092292 A JP 18092292A JP H0629547 A JPH0629547 A JP H0629547A
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Abstract
(57)【要約】
【目的】この発明は、素子特性の劣化を招くことなく、
第1、第2のゲ−ト電極間の容量を大きくし、ひいては
書き込み電圧の低減化を達成する。 【構成】第1のゲ−ト絶縁膜31、第1の側壁材29および
第3の酸化膜26の上に第2の多結晶シリコン膜31を堆積
させ、この第2の多結晶シリコン膜31の上に第5の酸化
膜32を形成する。第2のシリコン窒化膜33の上に第6の
酸化膜34を堆積させる。第3の多結晶シリコン膜35、第
6の酸化膜34、第2のシリコン窒化膜33、第5の酸化膜
32および第2の多結晶シリコン膜31を写真蝕刻法により
パタ−ニングすることにより、第1のゲ−ト電極36およ
び第2のゲ−ト絶縁膜43を形成する。第1、第2のコン
タクトホ−ル39,40 の内および第3の多結晶シリコン膜
35、第2の側壁材38の上に第4の多結晶シリコン膜41を
堆積させ、第2のゲ−ト電極42を形成する。従って、第
1、第2のゲ−ト電極間の容量を大きくできる。
第1、第2のゲ−ト電極間の容量を大きくし、ひいては
書き込み電圧の低減化を達成する。 【構成】第1のゲ−ト絶縁膜31、第1の側壁材29および
第3の酸化膜26の上に第2の多結晶シリコン膜31を堆積
させ、この第2の多結晶シリコン膜31の上に第5の酸化
膜32を形成する。第2のシリコン窒化膜33の上に第6の
酸化膜34を堆積させる。第3の多結晶シリコン膜35、第
6の酸化膜34、第2のシリコン窒化膜33、第5の酸化膜
32および第2の多結晶シリコン膜31を写真蝕刻法により
パタ−ニングすることにより、第1のゲ−ト電極36およ
び第2のゲ−ト絶縁膜43を形成する。第1、第2のコン
タクトホ−ル39,40 の内および第3の多結晶シリコン膜
35、第2の側壁材38の上に第4の多結晶シリコン膜41を
堆積させ、第2のゲ−ト電極42を形成する。従って、第
1、第2のゲ−ト電極間の容量を大きくできる。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に不揮発性半導体記憶装置および
その製造方法に係る。
の製造方法に関し、特に不揮発性半導体記憶装置および
その製造方法に係る。
【0002】
【従来の技術】不揮発性半導体記憶装置、例えばPRO
M(Programable Read Only Memory)としては従来、図
7および図8に示すメモリセル構造を有するものが知ら
れている。即ち、図中の1はP型半導体基板であり、こ
の基板1の表面上には素子領域2を分離するための素子
分離領域としてのフィ−ルド酸化膜3が設けられてい
る。この素子領域2には互いに電気的に分離されたn+
型のソ−ス・ドレイン領域4、5が設けられている。こ
れらソ−ス・ドレイン領域4、5間のチャンネル領域を
含む素子領域2部分上には第1のゲ−ト絶縁膜6を介し
て例えば不純物がド−プされた多結晶シリコンからなる
フロ−ティングゲ−ト電極としての第1のゲ−ト電極7
が設けられている。更に、この第1のゲ−ト電極7の上
には第2のゲ−ト絶縁膜8を介して例えば不純物がド−
プされた多結晶シリコンからなるコントロ−ルゲ−ト電
極としての第2のゲ−ト電極9が積層されている。な
お、前記第1のゲ−ト電極7は、図1に示すように、両
端がチャンネル幅方向に延出してそれら両端の一部がフ
ィ−ルド酸化膜3上にオ−バ−ラップしている。また、
前記第1のゲ−ト電極7の露出した側面および第2のゲ
−ト電極9周囲には絶縁膜10が形成されている。こう
したPROMにおいて、第2のゲ−ト電極9およびn+
型のドレイン領域5に高電圧を印加してチャンネル領域
中で生成されたホットキャリアを第1のゲ−ト絶縁膜6
を通して第1のゲ−ト電極7に注入、蓄積させ、しきい
値電圧Vthを変化させることにより、所定のメモリセル
に記憶機能を保持させるものである。
M(Programable Read Only Memory)としては従来、図
7および図8に示すメモリセル構造を有するものが知ら
れている。即ち、図中の1はP型半導体基板であり、こ
の基板1の表面上には素子領域2を分離するための素子
分離領域としてのフィ−ルド酸化膜3が設けられてい
る。この素子領域2には互いに電気的に分離されたn+
型のソ−ス・ドレイン領域4、5が設けられている。こ
れらソ−ス・ドレイン領域4、5間のチャンネル領域を
含む素子領域2部分上には第1のゲ−ト絶縁膜6を介し
て例えば不純物がド−プされた多結晶シリコンからなる
フロ−ティングゲ−ト電極としての第1のゲ−ト電極7
が設けられている。更に、この第1のゲ−ト電極7の上
には第2のゲ−ト絶縁膜8を介して例えば不純物がド−
プされた多結晶シリコンからなるコントロ−ルゲ−ト電
極としての第2のゲ−ト電極9が積層されている。な
お、前記第1のゲ−ト電極7は、図1に示すように、両
端がチャンネル幅方向に延出してそれら両端の一部がフ
ィ−ルド酸化膜3上にオ−バ−ラップしている。また、
前記第1のゲ−ト電極7の露出した側面および第2のゲ
−ト電極9周囲には絶縁膜10が形成されている。こう
したPROMにおいて、第2のゲ−ト電極9およびn+
型のドレイン領域5に高電圧を印加してチャンネル領域
中で生成されたホットキャリアを第1のゲ−ト絶縁膜6
を通して第1のゲ−ト電極7に注入、蓄積させ、しきい
値電圧Vthを変化させることにより、所定のメモリセル
に記憶機能を保持させるものである。
【0003】ところで、前述した図7および図8のPR
OMは、書き込み時の電気的な回路を模式的に示すと、
図9の如くなり、フロ−ティングゲ−ト電極7の電圧V
FGとコントロ−ルゲ−ト電極9の電圧VCGの間には下記
式に示すような関係がある。 VFG=C2 ・VCG/CT +C3 ・VD /CT …(1) CT =C1 +C2 +C3 …(2)
OMは、書き込み時の電気的な回路を模式的に示すと、
図9の如くなり、フロ−ティングゲ−ト電極7の電圧V
FGとコントロ−ルゲ−ト電極9の電圧VCGの間には下記
式に示すような関係がある。 VFG=C2 ・VCG/CT +C3 ・VD /CT …(1) CT =C1 +C2 +C3 …(2)
【0004】ここでC1 は基板1とフロ−ティングゲ−
ト電極7との間の容量、C2 はフロ−ティングゲ−ト電
極7とコントロ−ルゲ−ト電極9との間の容量、C3 は
ドレイン領域5とフロ−ティングゲ−ト電極7とのオ−
バ−ラップした部分の容量、VD はドレイン電圧、を示
す。
ト電極7との間の容量、C2 はフロ−ティングゲ−ト電
極7とコントロ−ルゲ−ト電極9との間の容量、C3 は
ドレイン領域5とフロ−ティングゲ−ト電極7とのオ−
バ−ラップした部分の容量、VD はドレイン電圧、を示
す。
【0005】PROMの書き込みはフロ−ティングゲ−
ト電極7の電圧VFGできまり、VFGを実際に制御するの
はコントロ−ルゲ−ト電極9の電圧VCGである。即ち、
VFGとVCG間の比例係数はC2 /CT で、低電圧で書き
込めるようにするには簡単にはフロ−ティングゲ−ト電
極7とコントロ−ルゲ−ト電極9間の容量C2 を大きく
できればよい。
ト電極7の電圧VFGできまり、VFGを実際に制御するの
はコントロ−ルゲ−ト電極9の電圧VCGである。即ち、
VFGとVCG間の比例係数はC2 /CT で、低電圧で書き
込めるようにするには簡単にはフロ−ティングゲ−ト電
極7とコントロ−ルゲ−ト電極9間の容量C2 を大きく
できればよい。
【0006】
【発明が解決しようとする課題】しかしながら、従来技
術では1MbitのEPROMデバイス等でもコントロ
−ルゲ−ト電極に加える、いわゆる書き込み電圧は1
2.5Vと高電圧を要する。特に、将来の素子の微細化
と共に書き込み電圧は低電圧化が要求される。そこで、
前記ゲ−ト電極間の容量C2 を大きくする一手法とし
て、図7に示す第2のゲ−ト絶縁膜8を薄膜化すること
が考えられるが、保持特性等の信頼性で現状以上に薄膜
化することは困難である。
術では1MbitのEPROMデバイス等でもコントロ
−ルゲ−ト電極に加える、いわゆる書き込み電圧は1
2.5Vと高電圧を要する。特に、将来の素子の微細化
と共に書き込み電圧は低電圧化が要求される。そこで、
前記ゲ−ト電極間の容量C2 を大きくする一手法とし
て、図7に示す第2のゲ−ト絶縁膜8を薄膜化すること
が考えられるが、保持特性等の信頼性で現状以上に薄膜
化することは困難である。
【0007】この発明は上記のような事情を考慮してな
されたものであり、その目的は、素子特性の劣化を招く
ことなく、第1、第2のゲ−ト電極間の容量を大きくで
き、ひいては書き込み電圧の低減化を達成した半導体装
置およびその製造方法を提供することにある。
されたものであり、その目的は、素子特性の劣化を招く
ことなく、第1、第2のゲ−ト電極間の容量を大きくで
き、ひいては書き込み電圧の低減化を達成した半導体装
置およびその製造方法を提供することにある。
【0008】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板と、前記半導体基板の表面上
に設けられた素子分離膜と、前記素子分離膜の上に設け
られた導電膜と、前記導電膜の上に設けられた絶縁膜
と、前記素子分離膜、前記導電膜および前記絶縁膜の側
面に設けられた第1の側壁材と、前記半導体基板の表面
上に設けられた第1のゲ−ト絶縁膜と、前記絶縁膜、前
記第1の側壁材および前記第1のゲ−ト絶縁膜の上に設
けられた第1のゲ−ト電極と、前記第1のゲ−ト電極の
上に設けられた第2のゲ−ト絶縁膜と、前記第2のゲ−
ト絶縁膜および前記第1のゲ−ト電極の側面に設けられ
た第2の側壁材と、前記絶縁膜に、前記第2の側壁材に
よって自己整合的に形成されたコンタクトホ−ルと、前
記コンタクトホ−ルの内および前記第2の側壁材、前記
第2のゲ−ト絶縁膜の上に設けられた前記導電膜と接続
する第2のゲ−ト電極とを具備することを特徴としてい
る。
解決するため、半導体基板と、前記半導体基板の表面上
に設けられた素子分離膜と、前記素子分離膜の上に設け
られた導電膜と、前記導電膜の上に設けられた絶縁膜
と、前記素子分離膜、前記導電膜および前記絶縁膜の側
面に設けられた第1の側壁材と、前記半導体基板の表面
上に設けられた第1のゲ−ト絶縁膜と、前記絶縁膜、前
記第1の側壁材および前記第1のゲ−ト絶縁膜の上に設
けられた第1のゲ−ト電極と、前記第1のゲ−ト電極の
上に設けられた第2のゲ−ト絶縁膜と、前記第2のゲ−
ト絶縁膜および前記第1のゲ−ト電極の側面に設けられ
た第2の側壁材と、前記絶縁膜に、前記第2の側壁材に
よって自己整合的に形成されたコンタクトホ−ルと、前
記コンタクトホ−ルの内および前記第2の側壁材、前記
第2のゲ−ト絶縁膜の上に設けられた前記導電膜と接続
する第2のゲ−ト電極とを具備することを特徴としてい
る。
【0009】また、半導体基板の表面上に素子分離膜を
設け、この素子分離膜の上に導電膜を設け、この導電膜
の上に絶縁膜を設ける工程と、前記素子分離膜、前記導
電膜および前記絶縁膜の側面に第1の側壁材を設ける工
程と、前記半導体基板の表面上に第1のゲ−ト絶縁膜を
設ける工程と、前記絶縁膜、前記第1の側壁材および前
記第1のゲ−ト絶縁膜の上に第1のゲ−ト電極を設ける
工程と、前記第1のゲ−ト電極の上に第2のゲ−ト絶縁
膜を設ける工程と、前記第2のゲ−ト絶縁膜および前記
第1のゲ−ト電極の側面に第2の側壁材を設ける工程
と、前記絶縁膜に、前記第2の側壁材によって自己整合
的にコンタクトホ−ルを形成する工程と、前記コンタク
トホ−ルの内および前記第2の側壁材、前記第2のゲ−
ト絶縁膜の上に前記導電膜と接続する第2のゲ−ト電極
を設ける工程とからなることを特徴としている。
設け、この素子分離膜の上に導電膜を設け、この導電膜
の上に絶縁膜を設ける工程と、前記素子分離膜、前記導
電膜および前記絶縁膜の側面に第1の側壁材を設ける工
程と、前記半導体基板の表面上に第1のゲ−ト絶縁膜を
設ける工程と、前記絶縁膜、前記第1の側壁材および前
記第1のゲ−ト絶縁膜の上に第1のゲ−ト電極を設ける
工程と、前記第1のゲ−ト電極の上に第2のゲ−ト絶縁
膜を設ける工程と、前記第2のゲ−ト絶縁膜および前記
第1のゲ−ト電極の側面に第2の側壁材を設ける工程
と、前記絶縁膜に、前記第2の側壁材によって自己整合
的にコンタクトホ−ルを形成する工程と、前記コンタク
トホ−ルの内および前記第2の側壁材、前記第2のゲ−
ト絶縁膜の上に前記導電膜と接続する第2のゲ−ト電極
を設ける工程とからなることを特徴としている。
【0010】また、第1の絶縁膜と、前記第1の絶縁膜
の上に設けられた第1の導電層と、前記第1の導電層の
上に設けられた第2の絶縁膜と、前記第1、第2の絶縁
膜および前記第1の導電層の側面に設けられた第1の側
壁材と、前記第1の側壁材および前記第2の絶縁膜の上
に一端が設けられた第2の導電層と、前記第2の導電層
の上に設けられた第3の絶縁膜と、前記第2の導電層お
よび前記第3の絶縁膜の側面に設けられた第2の側壁材
と、前記第2の絶縁膜に、前記第2の側壁材によって自
己整合的に形成されたコンタクトホ−ルと、前記コンタ
クトホ−ルの内および前記第2の側壁材、前記第3の絶
縁膜の上に設けられた前記第1の導電層と接続する第3
の導電層とを具備することを特徴としている。
の上に設けられた第1の導電層と、前記第1の導電層の
上に設けられた第2の絶縁膜と、前記第1、第2の絶縁
膜および前記第1の導電層の側面に設けられた第1の側
壁材と、前記第1の側壁材および前記第2の絶縁膜の上
に一端が設けられた第2の導電層と、前記第2の導電層
の上に設けられた第3の絶縁膜と、前記第2の導電層お
よび前記第3の絶縁膜の側面に設けられた第2の側壁材
と、前記第2の絶縁膜に、前記第2の側壁材によって自
己整合的に形成されたコンタクトホ−ルと、前記コンタ
クトホ−ルの内および前記第2の側壁材、前記第3の絶
縁膜の上に設けられた前記第1の導電層と接続する第3
の導電層とを具備することを特徴としている。
【0011】また、第1の絶縁膜の上に第1の導電層を
設け、この第1の導電層の上に第2の絶縁膜を設ける工
程と、前記第1、第2の絶縁膜および前記第1の導電層
の側面に第1の側壁材を設ける工程と、前記第1の側壁
材および前記第2の絶縁膜の上に第2の導電層の一端を
設ける工程と、前記第2の導電層の上に第3の絶縁膜を
設ける工程と、前記第2の導電層および前記第3の絶縁
膜の側面に第2の側壁材を設ける工程と、前記第2の絶
縁膜に、前記第2の側壁材によって自己整合的にコンタ
クトホ−ルを形成する工程と、前記コンタクトホ−ルの
内および前記第2の側壁材、前記第3の絶縁膜の上に前
記第1の導電層と接続する第3の導電層を設ける工程と
からなることを特徴としている。また、前記導電膜は、
多結晶シリコン、非晶質シリコンまたはシリサイドから
なることを特徴としている。また、前記第1のゲ−ト電
極は、多結晶シリコン、非晶質シリコンまたはシリサイ
ドからなることを特徴としている。また、前記第2のゲ
−ト電極は、多結晶シリコン、非晶質シリコンまたはシ
リサイドからなることを特徴としている。
設け、この第1の導電層の上に第2の絶縁膜を設ける工
程と、前記第1、第2の絶縁膜および前記第1の導電層
の側面に第1の側壁材を設ける工程と、前記第1の側壁
材および前記第2の絶縁膜の上に第2の導電層の一端を
設ける工程と、前記第2の導電層の上に第3の絶縁膜を
設ける工程と、前記第2の導電層および前記第3の絶縁
膜の側面に第2の側壁材を設ける工程と、前記第2の絶
縁膜に、前記第2の側壁材によって自己整合的にコンタ
クトホ−ルを形成する工程と、前記コンタクトホ−ルの
内および前記第2の側壁材、前記第3の絶縁膜の上に前
記第1の導電層と接続する第3の導電層を設ける工程と
からなることを特徴としている。また、前記導電膜は、
多結晶シリコン、非晶質シリコンまたはシリサイドから
なることを特徴としている。また、前記第1のゲ−ト電
極は、多結晶シリコン、非晶質シリコンまたはシリサイ
ドからなることを特徴としている。また、前記第2のゲ
−ト電極は、多結晶シリコン、非晶質シリコンまたはシ
リサイドからなることを特徴としている。
【0012】
【作用】この発明は、絶縁膜、第1の側壁材および第1
のゲ−ト絶縁膜の上に第1のゲ−ト電極を設け、この第
1のゲ−ト電極の上に第2のゲ−ト絶縁膜を設け、この
第2のゲ−ト絶縁膜および第1のゲ−ト電極の側面に第
2の側壁材を設け、前記絶縁膜にコンタクトホ−ルを設
け、このコンタクトホ−ルの内および第2の側壁材、第
2のゲ−ト絶縁膜の上に導電膜と接続する第2のゲ−ト
電極を設けている。このため、従来の半導体装置に比
べ、第1のゲ−ト電極に対する第2のゲ−ト電極の表面
積を大きくすることができる。この結果、第1および第
2のゲ−ト電極間の容量を従来のそれより大きくするこ
とができる。
のゲ−ト絶縁膜の上に第1のゲ−ト電極を設け、この第
1のゲ−ト電極の上に第2のゲ−ト絶縁膜を設け、この
第2のゲ−ト絶縁膜および第1のゲ−ト電極の側面に第
2の側壁材を設け、前記絶縁膜にコンタクトホ−ルを設
け、このコンタクトホ−ルの内および第2の側壁材、第
2のゲ−ト絶縁膜の上に導電膜と接続する第2のゲ−ト
電極を設けている。このため、従来の半導体装置に比
べ、第1のゲ−ト電極に対する第2のゲ−ト電極の表面
積を大きくすることができる。この結果、第1および第
2のゲ−ト電極間の容量を従来のそれより大きくするこ
とができる。
【0013】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【0014】図1乃至図5は、この発明の実施例による
半導体装置、例えば不揮発性半導体記憶装置であるPR
OMのメモリセルの製造方法を示す断面図である。先
ず、図2に示すように、P型シリコン基板21の上には
厚さが約1000オングストロ−ムの第1の酸化膜22
が形成され、この第1の酸化膜22の上には厚さが約2
000オングストロ−ムのPがド−プされた第1の多結
晶シリコン膜23が堆積される。この第1の多結晶シリ
コン膜23の上には厚さが約100オングストロ−ムの
第2の酸化膜24が形成され、この第2の酸化膜24の
上には厚さが約150オングストロ−ムの第1のシリコ
ン窒化膜25が堆積される。この第1のシリコン窒化膜
25の上には厚さが約1000オングストロ−ムの第3
の酸化膜26が堆積される。この後、前記第3の酸化膜
26、第1のシリコン窒化膜25、第2の酸化膜24お
よび第1の多結晶シリコン膜23は異方性エッチングに
よりパタ−ニングされる。
半導体装置、例えば不揮発性半導体記憶装置であるPR
OMのメモリセルの製造方法を示す断面図である。先
ず、図2に示すように、P型シリコン基板21の上には
厚さが約1000オングストロ−ムの第1の酸化膜22
が形成され、この第1の酸化膜22の上には厚さが約2
000オングストロ−ムのPがド−プされた第1の多結
晶シリコン膜23が堆積される。この第1の多結晶シリ
コン膜23の上には厚さが約100オングストロ−ムの
第2の酸化膜24が形成され、この第2の酸化膜24の
上には厚さが約150オングストロ−ムの第1のシリコ
ン窒化膜25が堆積される。この第1のシリコン窒化膜
25の上には厚さが約1000オングストロ−ムの第3
の酸化膜26が堆積される。この後、前記第3の酸化膜
26、第1のシリコン窒化膜25、第2の酸化膜24お
よび第1の多結晶シリコン膜23は異方性エッチングに
よりパタ−ニングされる。
【0015】次に、図3に示すように、前記第1の酸化
膜22はパタ−ニングされることにより、素子分離領域
27が形成される。この後、前記P型シリコン基板21
および第3の酸化膜26の上にはCVD法により厚さが
約2000オングストロ−ムの第4の酸化膜28が堆積
される。次に、前記第4の酸化膜28は異方性エッチン
グ技術および等方性エッチング技術によってエッチング
されることにより、前記第1の多結晶シリコン膜23の
側面には第1の側壁材29が形成される。次に、前記P
型シリコン基板21の上には熱酸化により厚さが約10
0オングストロ−ムの第1のゲ−ト絶縁膜30が形成さ
れる。
膜22はパタ−ニングされることにより、素子分離領域
27が形成される。この後、前記P型シリコン基板21
および第3の酸化膜26の上にはCVD法により厚さが
約2000オングストロ−ムの第4の酸化膜28が堆積
される。次に、前記第4の酸化膜28は異方性エッチン
グ技術および等方性エッチング技術によってエッチング
されることにより、前記第1の多結晶シリコン膜23の
側面には第1の側壁材29が形成される。次に、前記P
型シリコン基板21の上には熱酸化により厚さが約10
0オングストロ−ムの第1のゲ−ト絶縁膜30が形成さ
れる。
【0016】この後、図4に示すように、前記第1のゲ
−ト絶縁膜30、第1の側壁材29および第3の酸化膜
26の上には厚さが約1000オングストロ−ムのPが
ド−プされた第2の多結晶シリコン膜31が堆積され
る。この第2の多結晶シリコン膜31の上には例えば熱
酸化により厚さが約100オングストロ−ムの第5の酸
化膜32が形成され、この第5の酸化膜32の上には厚
さが約150オングストロ−ムの第2のシリコン窒化膜
33が堆積される。この第2のシリコン窒化膜33の上
には厚さが約50オングストロ−ムの第6の酸化膜34
が堆積され、この第6の酸化膜34の上には厚さが約5
00オングストロ−ムの第3の多結晶シリコン膜35が
堆積される。次に、前記第3の多結晶シリコン膜35、
第6の酸化膜34、第2のシリコン窒化膜33、第5の
酸化膜32および第2の多結晶シリコン膜31は写真蝕
刻法によりパタ−ニングされる。これにより、第2の多
結晶シリコン膜31からなるフロ−ティングゲ−ト電極
としての第1のゲ−ト電極36が形成され、第5、第6
の酸化膜32、34および第2のシリコン窒化膜33か
らなる第2のゲ−ト絶縁膜43が形成される。
−ト絶縁膜30、第1の側壁材29および第3の酸化膜
26の上には厚さが約1000オングストロ−ムのPが
ド−プされた第2の多結晶シリコン膜31が堆積され
る。この第2の多結晶シリコン膜31の上には例えば熱
酸化により厚さが約100オングストロ−ムの第5の酸
化膜32が形成され、この第5の酸化膜32の上には厚
さが約150オングストロ−ムの第2のシリコン窒化膜
33が堆積される。この第2のシリコン窒化膜33の上
には厚さが約50オングストロ−ムの第6の酸化膜34
が堆積され、この第6の酸化膜34の上には厚さが約5
00オングストロ−ムの第3の多結晶シリコン膜35が
堆積される。次に、前記第3の多結晶シリコン膜35、
第6の酸化膜34、第2のシリコン窒化膜33、第5の
酸化膜32および第2の多結晶シリコン膜31は写真蝕
刻法によりパタ−ニングされる。これにより、第2の多
結晶シリコン膜31からなるフロ−ティングゲ−ト電極
としての第1のゲ−ト電極36が形成され、第5、第6
の酸化膜32、34および第2のシリコン窒化膜33か
らなる第2のゲ−ト絶縁膜43が形成される。
【0017】次に、図5に示すように、前記第3の多結
晶シリコン膜35および第3の酸化膜26の上にはCV
D法により厚さが約2000オングストロ−ムの第7の
酸化膜37が堆積される。この後、前記第7の酸化膜3
7は異方性エッチングされることにより、前記第1のゲ
−ト電極36の側面には第2の側壁材38が形成され
る。これと共に、前記第3の酸化膜26、第1のシリコ
ン窒化膜25および第2の酸化膜24が前記第2の側壁
材38によって自己整合的にエッチングされ、第1およ
び第2のコンタクトホ−ル39、40が形成される。
晶シリコン膜35および第3の酸化膜26の上にはCV
D法により厚さが約2000オングストロ−ムの第7の
酸化膜37が堆積される。この後、前記第7の酸化膜3
7は異方性エッチングされることにより、前記第1のゲ
−ト電極36の側面には第2の側壁材38が形成され
る。これと共に、前記第3の酸化膜26、第1のシリコ
ン窒化膜25および第2の酸化膜24が前記第2の側壁
材38によって自己整合的にエッチングされ、第1およ
び第2のコンタクトホ−ル39、40が形成される。
【0018】この後、図1に示すように、前記第1、第
2のコンタクトホ−ル39、40の内および第3の多結
晶シリコン膜35、第2の側壁材38の上には厚さが約
2000オングストロ−ムの第4の多結晶シリコン膜4
1が堆積される。これにより、第4の多結晶シリコン膜
41は第1の多結晶シリコン膜23と電気的に接続され
る。次に、この第4の多結晶シリコン膜41は写真蝕刻
法によりパタ−ニングされ、第1、第3および第4の多
結晶シリコン膜23、35、41からなるコントロ−ル
ゲ−ト電極としての第2のゲ−ト電極42が形成され
る。この後、前記第2のゲ−ト電極42および第1の側
壁材29をマスクとして例えばN型の不純物であるヒ素
がイオン注入され、活性化拡散が行われる。これによ
り、P型シリコン基板21には図示せぬソ−ス・ドレイ
ン拡散層が形成される。
2のコンタクトホ−ル39、40の内および第3の多結
晶シリコン膜35、第2の側壁材38の上には厚さが約
2000オングストロ−ムの第4の多結晶シリコン膜4
1が堆積される。これにより、第4の多結晶シリコン膜
41は第1の多結晶シリコン膜23と電気的に接続され
る。次に、この第4の多結晶シリコン膜41は写真蝕刻
法によりパタ−ニングされ、第1、第3および第4の多
結晶シリコン膜23、35、41からなるコントロ−ル
ゲ−ト電極としての第2のゲ−ト電極42が形成され
る。この後、前記第2のゲ−ト電極42および第1の側
壁材29をマスクとして例えばN型の不純物であるヒ素
がイオン注入され、活性化拡散が行われる。これによ
り、P型シリコン基板21には図示せぬソ−ス・ドレイ
ン拡散層が形成される。
【0019】図6は、図1の半導体装置を示すパタ−ン
平面図である。第2のゲ−ト電極42は第1および第4
の多結晶シリコン膜23、41から構成されており、こ
の第1の多結晶シリコン膜23は第1および第2のコン
タクトホ−ル39、40により第4の多結晶シリコン膜
41と電気的に接続されている。第1のゲ−ト電極36
は、その両端を前記第1および第4の多結晶シリコン膜
23、41によってくるむように形成されている。N型
のソ−ス・ドレイン拡散層45、46は、前記第2のゲ
−ト電極42によって自己整合的に形成されており、こ
のドレイン拡散層46は第3のコンタクトホ−ル47に
より配線48と電気的に接続されている。
平面図である。第2のゲ−ト電極42は第1および第4
の多結晶シリコン膜23、41から構成されており、こ
の第1の多結晶シリコン膜23は第1および第2のコン
タクトホ−ル39、40により第4の多結晶シリコン膜
41と電気的に接続されている。第1のゲ−ト電極36
は、その両端を前記第1および第4の多結晶シリコン膜
23、41によってくるむように形成されている。N型
のソ−ス・ドレイン拡散層45、46は、前記第2のゲ
−ト電極42によって自己整合的に形成されており、こ
のドレイン拡散層46は第3のコンタクトホ−ル47に
より配線48と電気的に接続されている。
【0020】上記実施例によれば、この発明のPROM
のメモリセルは、図1に示すように、第1のゲ−ト電極
36を第2のゲ−ト電極42によりくるむような構造と
されている。このため、従来の半導体装置に比べ、第1
のゲ−ト電極36に対する第2のゲ−ト電極42の表面
積を大きくすることができる。この結果、第1および第
2のゲ−ト電極36、42間の容量C12を従来の第1お
よび第2のゲ−ト電極間の容量C2 より大きくすること
ができる。したがって、第2のゲ−ト電極42に与える
書き込み電圧を低減させることができる。
のメモリセルは、図1に示すように、第1のゲ−ト電極
36を第2のゲ−ト電極42によりくるむような構造と
されている。このため、従来の半導体装置に比べ、第1
のゲ−ト電極36に対する第2のゲ−ト電極42の表面
積を大きくすることができる。この結果、第1および第
2のゲ−ト電極36、42間の容量C12を従来の第1お
よび第2のゲ−ト電極間の容量C2 より大きくすること
ができる。したがって、第2のゲ−ト電極42に与える
書き込み電圧を低減させることができる。
【0021】また、第1および第2のゲ−ト電極36、
42間の容量C12を従来のそれC2と等しい半導体装置
を形成する場合、第1および第2のゲ−ト電極36、4
2それぞれの表面積を縮小することができるため、素子
を微細化することができる。
42間の容量C12を従来のそれC2と等しい半導体装置
を形成する場合、第1および第2のゲ−ト電極36、4
2それぞれの表面積を縮小することができるため、素子
を微細化することができる。
【0022】また、第2のゲ−ト絶縁膜43を薄膜化す
ることなく、第1および第2のゲ−ト電極36、42間
の容量を増加させることができる。このため、耐圧低下
を防止でき、素子特性の劣化を招くことがない。また、
第1および第2のコンタクトホ−ル39、40は第1の
ゲ−ト電極36によって自己整合的に形成しているた
め、素子の微細化が可能となる。また、前記容量C12と
C2 とを具体的に比較すると、容量C12は容量C2 の
1.7倍程度に増加されている。この計算方法について
以下に示す。
ることなく、第1および第2のゲ−ト電極36、42間
の容量を増加させることができる。このため、耐圧低下
を防止でき、素子特性の劣化を招くことがない。また、
第1および第2のコンタクトホ−ル39、40は第1の
ゲ−ト電極36によって自己整合的に形成しているた
め、素子の微細化が可能となる。また、前記容量C12と
C2 とを具体的に比較すると、容量C12は容量C2 の
1.7倍程度に増加されている。この計算方法について
以下に示す。
【0023】図7に示す従来のPROMにおいて、第1
のゲ−ト電極7における素子領域2上に位置する部分の
幅をw、第1のゲ−ト電極7における素子領域2上に位
置する部分の長さをL、第1のゲ−ト電極7におけるフ
ィ−ルド酸化膜3上に位置する部分の長さをw1 、第1
のゲ−ト絶縁膜6の厚さをt1 、第2のゲ−ト絶縁膜8
の厚さをt2 、第1のゲ−ト電極7とP型シリコン基板
1との間の容量をC1、第1のゲ−ト電極7と第2のゲ
−ト電極9との間の容量をC2 とすると、以下の関係が
成り立つ。 C2 /C1 =(w+2w1 )・L・t2 -1/w・L・t1 -1 …(1) このとき、w=w1 とすると、C2 /C1 =3t1 /t2 …(2)
のゲ−ト電極7における素子領域2上に位置する部分の
幅をw、第1のゲ−ト電極7における素子領域2上に位
置する部分の長さをL、第1のゲ−ト電極7におけるフ
ィ−ルド酸化膜3上に位置する部分の長さをw1 、第1
のゲ−ト絶縁膜6の厚さをt1 、第2のゲ−ト絶縁膜8
の厚さをt2 、第1のゲ−ト電極7とP型シリコン基板
1との間の容量をC1、第1のゲ−ト電極7と第2のゲ
−ト電極9との間の容量をC2 とすると、以下の関係が
成り立つ。 C2 /C1 =(w+2w1 )・L・t2 -1/w・L・t1 -1 …(1) このとき、w=w1 とすると、C2 /C1 =3t1 /t2 …(2)
【0024】図1に示すこの発明のPROMにおいて、
第1のゲ−ト電極36における素子領域上に位置する部
分の幅をw、第1のゲ−ト電極36における素子領域上
に位置する部分の長さをL、第1のゲ−ト電極36にお
ける第1の側壁材29および第3の酸化膜26の上に位
置する部分の長さをw1 、第1のゲ−ト絶縁膜30の厚
さをt1 、第2のゲ−ト絶縁膜43の厚さをt2 、第1
のゲ−ト電極36とP型シリコン基板21との間の容量
をC1 、第1のゲ−ト電極36と第2のゲ−ト電極43
との間の容量をC12とすると、以下の関係が成り立つ。 C12/C1 =(w+2w1 +2w1 )・L・t2 -1/w・L・t1 -1 …(3 ) このとき、w=w1 とすると、C12/C1 =5t1 /t2 …(4) 上記式(2)および(4)より、C12/C2 =1.67
第1のゲ−ト電極36における素子領域上に位置する部
分の幅をw、第1のゲ−ト電極36における素子領域上
に位置する部分の長さをL、第1のゲ−ト電極36にお
ける第1の側壁材29および第3の酸化膜26の上に位
置する部分の長さをw1 、第1のゲ−ト絶縁膜30の厚
さをt1 、第2のゲ−ト絶縁膜43の厚さをt2 、第1
のゲ−ト電極36とP型シリコン基板21との間の容量
をC1 、第1のゲ−ト電極36と第2のゲ−ト電極43
との間の容量をC12とすると、以下の関係が成り立つ。 C12/C1 =(w+2w1 +2w1 )・L・t2 -1/w・L・t1 -1 …(3 ) このとき、w=w1 とすると、C12/C1 =5t1 /t2 …(4) 上記式(2)および(4)より、C12/C2 =1.67
【0025】尚、上記実施例では、不揮発性半導体記憶
装置において第1のゲ−ト電極36と第2のゲ−ト電極
42との間の容量を増加させているが、第1のゲ−ト電
極36をP型シリコン基板21と同電位にした半導体装
置、すなわち第1のゲ−ト電極36をP型シリコン基板
21に接続した半導体装置においても同様の効果を得る
ことができる。
装置において第1のゲ−ト電極36と第2のゲ−ト電極
42との間の容量を増加させているが、第1のゲ−ト電
極36をP型シリコン基板21と同電位にした半導体装
置、すなわち第1のゲ−ト電極36をP型シリコン基板
21に接続した半導体装置においても同様の効果を得る
ことができる。
【0026】また、図5に示すように、第1の多結晶シ
リコン膜23におけるチャンネル長方向の長さを第4の
多結晶シリコン膜41のそれより長くしているが、第1
の多結晶シリコン膜23を第4の多結晶シリコン膜41
によって自己整合的にエッチングすることにより、第1
の多結晶シリコン膜23におけるチャンネル長方向の長
さを第4の多結晶シリコン膜41のそれと等しくするこ
とも可能である。
リコン膜23におけるチャンネル長方向の長さを第4の
多結晶シリコン膜41のそれより長くしているが、第1
の多結晶シリコン膜23を第4の多結晶シリコン膜41
によって自己整合的にエッチングすることにより、第1
の多結晶シリコン膜23におけるチャンネル長方向の長
さを第4の多結晶シリコン膜41のそれと等しくするこ
とも可能である。
【0027】また、素子分離領域27は第1の酸化膜2
2をパタ−ニングすることにより形成されているが、素
子分離領域27はLOCOS(Local Oxida
tion of Silicon)法により形成するこ
とも可能である。
2をパタ−ニングすることにより形成されているが、素
子分離領域27はLOCOS(Local Oxida
tion of Silicon)法により形成するこ
とも可能である。
【0028】また、第1および第2のゲ−ト電極30、
43は多結晶シリコンにより形成されているが、第1お
よび第2のゲ−ト電極30、43は非晶質シリコンまた
はシリサイドにより形成されることも可能である。
43は多結晶シリコンにより形成されているが、第1お
よび第2のゲ−ト電極30、43は非晶質シリコンまた
はシリサイドにより形成されることも可能である。
【0029】
【発明の効果】以上説明したようにこの発明によれば、
絶縁膜、第1の側壁材および第1のゲ−ト絶縁膜の上に
第1のゲ−ト電極を設け、この第1のゲ−ト電極の上に
第2のゲ−ト絶縁膜を設け、この第2のゲ−ト絶縁膜の
上に導電膜と接続する第2のゲ−ト電極を設けている。
したがって、素子特性の劣化を招くことなく、第1、第
2のゲ−ト電極間の容量を大きくすることができ、ひい
ては書き込み電圧の低減化を達成することができる。
絶縁膜、第1の側壁材および第1のゲ−ト絶縁膜の上に
第1のゲ−ト電極を設け、この第1のゲ−ト電極の上に
第2のゲ−ト絶縁膜を設け、この第2のゲ−ト絶縁膜の
上に導電膜と接続する第2のゲ−ト電極を設けている。
したがって、素子特性の劣化を招くことなく、第1、第
2のゲ−ト電極間の容量を大きくすることができ、ひい
ては書き込み電圧の低減化を達成することができる。
【図1】この発明の実施例による半導体装置の製造方法
を示すものであり、コントロ−ルゲ−ト電極としての第
2のゲ−ト電極42を形成する工程を示す断面図。
を示すものであり、コントロ−ルゲ−ト電極としての第
2のゲ−ト電極42を形成する工程を示す断面図。
【図2】この発明の実施例による半導体装置の製造方法
を示すものであり、第3の酸化膜、第1のシリコン窒化
膜、第2の酸化膜および第1の多結晶シリコン膜を異方
性エッチングによりパタ−ニングする工程を示す断面
図。
を示すものであり、第3の酸化膜、第1のシリコン窒化
膜、第2の酸化膜および第1の多結晶シリコン膜を異方
性エッチングによりパタ−ニングする工程を示す断面
図。
【図3】この発明の実施例による半導体装置の製造方法
を示すものであり、素子分離領域を形成する工程を示す
断面図。
を示すものであり、素子分離領域を形成する工程を示す
断面図。
【図4】この発明の実施例による半導体装置の製造方法
を示すものであり、フロ−ティングゲ−ト電極としての
第1のゲ−ト電極および第2のゲ−ト絶縁膜を形成する
工程を示す断面図。
を示すものであり、フロ−ティングゲ−ト電極としての
第1のゲ−ト電極および第2のゲ−ト絶縁膜を形成する
工程を示す断面図。
【図5】この発明の実施例による半導体装置の製造方法
を示すものであり、第1のゲ−ト電極の側面に第2の側
壁材を形成し、第2、第3の酸化膜および第1のシリコ
ン窒化膜に第1、第2のコンタクトホ−ルを設ける工程
を示す断面図。
を示すものであり、第1のゲ−ト電極の側面に第2の側
壁材を形成し、第2、第3の酸化膜および第1のシリコ
ン窒化膜に第1、第2のコンタクトホ−ルを設ける工程
を示す断面図。
【図6】図1の半導体装置を示すパタ−ン平面図。
【図7】従来のPROMのメモリセルを示す断面図。
【図8】図7のメモリセルの2層ゲ−ト電極部をチャン
ネル長方向に切断した断面図。
ネル長方向に切断した断面図。
【図9】PROMのメモリセルの書き込み時の電気的な
回路を模式的に示す概略図。
回路を模式的に示す概略図。
21…P型シリコン基板、22…第1の酸化膜、23…第1
の多結晶シリコン膜、24…第2の酸化膜、25…第1のシ
リコン窒化膜、26…第3の酸化膜、27…素子分離領域、
28…第4の酸化膜、29…第1の側壁材、30…第1のゲ−
ト絶縁膜、31…第2の多結晶シリコン膜、32…第5の酸
化膜、33…第2のシリコン窒化膜、34…第6の酸化膜、
35…第3の多結晶シリコン膜、36…第1のゲ−ト電極、
37…第7の酸化膜、38…第2の側壁材、39…第1のコン
タクトホ−ル、40…第2のコンタクトホ−ル、41…第4
の多結晶シリコン膜、42…第2のゲ−ト電極、43…第2
のゲ−ト絶縁膜、45…ソ−ス拡散層、46…ドレイン拡散
層、47…第3のコンタクトホ−ル、48…配線
の多結晶シリコン膜、24…第2の酸化膜、25…第1のシ
リコン窒化膜、26…第3の酸化膜、27…素子分離領域、
28…第4の酸化膜、29…第1の側壁材、30…第1のゲ−
ト絶縁膜、31…第2の多結晶シリコン膜、32…第5の酸
化膜、33…第2のシリコン窒化膜、34…第6の酸化膜、
35…第3の多結晶シリコン膜、36…第1のゲ−ト電極、
37…第7の酸化膜、38…第2の側壁材、39…第1のコン
タクトホ−ル、40…第2のコンタクトホ−ル、41…第4
の多結晶シリコン膜、42…第2のゲ−ト電極、43…第2
のゲ−ト絶縁膜、45…ソ−ス拡散層、46…ドレイン拡散
層、47…第3のコンタクトホ−ル、48…配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G11C 16/04 H01L 27/115 8728−4M H01L 27/10 434
Claims (7)
- 【請求項1】 半導体基板と、 前記半導体基板の表面上に設けられた素子分離膜と、 前記素子分離膜の上に設けられた導電膜と、 前記導電膜の上に設けられた絶縁膜と、 前記素子分離膜、前記導電膜および前記絶縁膜の側面に
設けられた第1の側壁材と、 前記半導体基板の表面上に設けられた第1のゲ−ト絶縁
膜と、 前記絶縁膜、前記第1の側壁材および前記第1のゲ−ト
絶縁膜の上に設けられた第1のゲ−ト電極と、 前記第1のゲ−ト電極の上に設けられた第2のゲ−ト絶
縁膜と、 前記第2のゲ−ト絶縁膜および前記第1のゲ−ト電極の
側面に設けられた第2の側壁材と、 前記絶縁膜に、前記第2の側壁材によって自己整合的に
形成されたコンタクトホ−ルと、 前記コンタクトホ−ルの内および前記第2の側壁材、前
記第2のゲ−ト絶縁膜の上に設けられた前記導電膜と接
続する第2のゲ−ト電極と、 を具備することを特徴とする半導体装置。 - 【請求項2】 半導体基板の表面上に素子分離膜を設
け、この素子分離膜の上に導電膜を設け、この導電膜の
上に絶縁膜を設ける工程と、 前記素子分離膜、前記導電膜および前記絶縁膜の側面に
第1の側壁材を設ける工程と、 前記半導体基板の表面上に第1のゲ−ト絶縁膜を設ける
工程と、 前記絶縁膜、前記第1の側壁材および前記第1のゲ−ト
絶縁膜の上に第1のゲ−ト電極を設ける工程と、 前記第1のゲ−ト電極の上に第2のゲ−ト絶縁膜を設け
る工程と、 前記第2のゲ−ト絶縁膜および前記第1のゲ−ト電極の
側面に第2の側壁材を設ける工程と、 前記絶縁膜に、前記第2の側壁材によって自己整合的に
コンタクトホ−ルを形成する工程と、 前記コンタクトホ−ルの内および前記第2の側壁材、前
記第2のゲ−ト絶縁膜の上に前記導電膜と接続する第2
のゲ−ト電極を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項3】 第1の絶縁膜と、 前記第1の絶縁膜の上に設けられた第1の導電層と、 前記第1の導電層の上に設けられた第2の絶縁膜と、 前記第1、第2の絶縁膜および前記第1の導電層の側面
に設けられた第1の側壁材と、 前記第1の側壁材および前記第2の絶縁膜の上に一端が
設けられた第2の導電層と、 前記第2の導電層の上に設けられた第3の絶縁膜と、 前記第2の導電層および前記第3の絶縁膜の側面に設け
られた第2の側壁材と、 前記第2の絶縁膜に、前記第2の側壁材によって自己整
合的に形成されたコンタクトホ−ルと、 前記コンタクトホ−ルの内および前記第2の側壁材、前
記第3の絶縁膜の上に設けられた前記第1の導電層と接
続する第3の導電層と、 を具備することを特徴とする半導体装置。 - 【請求項4】 第1の絶縁膜の上に第1の導電層を設
け、この第1の導電層の上に第2の絶縁膜を設ける工程
と、 前記第1、第2の絶縁膜および前記第1の導電層の側面
に第1の側壁材を設ける工程と、 前記第1の側壁材および前記第2の絶縁膜の上に第2の
導電層の一端を設ける工程と、 前記第2の導電層の上に第3の絶縁膜を設ける工程と、 前記第2の導電層および前記第3の絶縁膜の側面に第2
の側壁材を設ける工程と、 前記第2の絶縁膜に、前記第2の側壁材によって自己整
合的にコンタクトホ−ルを形成する工程と、 前記コンタクトホ−ルの内および前記第2の側壁材、前
記第3の絶縁膜の上に前記第1の導電層と接続する第3
の導電層を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項5】 前記導電膜は、多結晶シリコン、非晶質
シリコンまたはシリサイドからなることを特徴とする請
求項1または2記載の半導体装置およびその製造方法。 - 【請求項6】 前記第1のゲ−ト電極は、多結晶シリコ
ン、非晶質シリコンまたはシリサイドからなることを特
徴とする請求項1または2記載の半導体装置およびその
製造方法。 - 【請求項7】 前記第2のゲ−ト電極は、多結晶シリコ
ン、非晶質シリコンまたはシリサイドからなることを特
徴とする請求項1または2記載の半導体装置およびその
製造方法。
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KR1019930012790A KR970004772B1 (ko) | 1992-07-08 | 1993-07-08 | 반도체 장치 및 그 제조방법 |
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---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100243284B1 (ko) * | 1997-02-27 | 2000-03-02 | 윤종용 | 반도체장치의 콘택홀 형성방법 |
US11980261B2 (en) | 2018-10-16 | 2024-05-14 | Ceraart Co., Ltd. | Ornament capable of adjusting amount of emitted fragrance |
Families Citing this family (7)
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US5640032A (en) * | 1994-09-09 | 1997-06-17 | Nippon Steel Corporation | Non-volatile semiconductor memory device with improved rewrite speed |
KR100253295B1 (ko) * | 1997-05-24 | 2000-04-15 | 김영환 | 반도체 소자의 제조방법 |
US5886382A (en) * | 1997-07-18 | 1999-03-23 | Motorola, Inc. | Trench transistor structure comprising at least two vertical transistors |
TW351852B (en) * | 1997-10-20 | 1999-02-01 | United Semicondutor Corp | Process for manufacturing flash memory cell structure |
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JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US6440850B1 (en) * | 1999-08-27 | 2002-08-27 | Micron Technology, Inc. | Structure for an electrical contact to a thin film in a semiconductor structure and method for making the same |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5759388A (en) * | 1980-09-27 | 1982-04-09 | Fujitsu Ltd | Semiconductor storage device |
US4618876A (en) * | 1984-07-23 | 1986-10-21 | Rca Corporation | Electrically alterable, nonvolatile floating gate memory device |
-
1992
- 1992-07-08 JP JP04180922A patent/JP3113075B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-06 US US08/086,035 patent/US5378910A/en not_active Expired - Lifetime
- 1993-07-08 KR KR1019930012790A patent/KR970004772B1/ko not_active IP Right Cessation
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US11980261B2 (en) | 2018-10-16 | 2024-05-14 | Ceraart Co., Ltd. | Ornament capable of adjusting amount of emitted fragrance |
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Publication number | Publication date |
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US5378910A (en) | 1995-01-03 |
KR970004772B1 (ko) | 1997-04-03 |
KR940003055A (ko) | 1994-02-19 |
JP3113075B2 (ja) | 2000-11-27 |
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