JPH0621469A - 多結晶シリコンスペーサトンネル領域を使用した非揮発性メモリセル - Google Patents
多結晶シリコンスペーサトンネル領域を使用した非揮発性メモリセルInfo
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- JPH0621469A JPH0621469A JP3265146A JP26514691A JPH0621469A JP H0621469 A JPH0621469 A JP H0621469A JP 3265146 A JP3265146 A JP 3265146A JP 26514691 A JP26514691 A JP 26514691A JP H0621469 A JPH0621469 A JP H0621469A
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Classifications
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】 （修正有）
【目的】 極めて小さな表面積を持ったトンネル絶縁膜
領域４１１をＥＥＰＲＯＭメモリトランジスタ内に形成
する方法及び構成体を提供する。 【構成】 ゲート絶縁層４０３の上に従来の態様でフロ
ーティングゲート領域４０８を形成する。ホトリソグラ
フィ技術を使用してドレイン領域４０７を露出させ且つ
それからゲート絶縁膜を除去する。次いで、露出したド
レイン領域上にトンネル絶縁膜４１１の薄い層を形成す
る。次いで、多結晶シリコンからなる薄い層を形成し且
つエッチングして前に形成したフローティングゲートの
端部に沿って多結晶シリコンからなる非常に幅狭のフロ
ーティングゲート延長部４１５を形成する。この様にし
て形成されドレイン領域の上側に存在するフローティン
グゲート延長部は、薄いトンネル絶縁膜４１１によって
ドレイン領域から分離されている。
領域４１１をＥＥＰＲＯＭメモリトランジスタ内に形成
する方法及び構成体を提供する。 【構成】 ゲート絶縁層４０３の上に従来の態様でフロ
ーティングゲート領域４０８を形成する。ホトリソグラ
フィ技術を使用してドレイン領域４０７を露出させ且つ
それからゲート絶縁膜を除去する。次いで、露出したド
レイン領域上にトンネル絶縁膜４１１の薄い層を形成す
る。次いで、多結晶シリコンからなる薄い層を形成し且
つエッチングして前に形成したフローティングゲートの
端部に沿って多結晶シリコンからなる非常に幅狭のフロ
ーティングゲート延長部４１５を形成する。この様にし
て形成されドレイン領域の上側に存在するフローティン
グゲート延長部は、薄いトンネル絶縁膜４１１によって
ドレイン領域から分離されている。
Description
【０００１】
【産業上の利用分野】本発明は、非揮発性半導体メモリ
セルに関するものであって、更に詳細には、極めて小さ
なセル寸法及び高い結合比を与えるために小さなトンネ
ル酸化物領域を形成するための多結晶シリコンスペーサ
を使用した非揮発性メモリセルに関するものである。
セルに関するものであって、更に詳細には、極めて小さ
なセル寸法及び高い結合比を与えるために小さなトンネ
ル酸化物領域を形成するための多結晶シリコンスペーサ
を使用した非揮発性メモリセルに関するものである。
【０００２】
【従来の技術】非揮発性メモリセルは従来公知であり、
且つ電荷を格納したり除去したりすることが可能なフロ
ーティングゲート領域を有している。フローティングゲ
ート上に存在する電荷は制御ゲートスレッシュホールド
電圧を変化させ、該制御ゲートスレッシュホールド電圧
はメモリセルトランジスタをターンオンさせるために制
御ゲートへ印加されねばならない。電気的に消去可能な
書込み可能リードオンリーメモリ（ＥＥＰＲＯＭ）の場
合、薄いトンネル動作用絶縁膜を介してのファウラ−ノ
ルトハイムトンネル動作か又はホットキャリア注入の何
れかによって、フローティングゲートへ電荷が格納され
又フローティングゲートから電荷が除去される。ファウ
ラ−ノルトハイムトンネル動作を使用する装置の場合、
ＥＥＰＲＯＭセルの製造において小さなトンネル酸化物
領域の形成は臨界的ステップである。
且つ電荷を格納したり除去したりすることが可能なフロ
ーティングゲート領域を有している。フローティングゲ
ート上に存在する電荷は制御ゲートスレッシュホールド
電圧を変化させ、該制御ゲートスレッシュホールド電圧
はメモリセルトランジスタをターンオンさせるために制
御ゲートへ印加されねばならない。電気的に消去可能な
書込み可能リードオンリーメモリ（ＥＥＰＲＯＭ）の場
合、薄いトンネル動作用絶縁膜を介してのファウラ−ノ
ルトハイムトンネル動作か又はホットキャリア注入の何
れかによって、フローティングゲートへ電荷が格納され
又フローティングゲートから電荷が除去される。ファウ
ラ−ノルトハイムトンネル動作を使用する装置の場合、
ＥＥＰＲＯＭセルの製造において小さなトンネル酸化物
領域の形成は臨界的ステップである。
【０００３】典型的なＥＥＰＲＯＭセルのレイアウト
を、平面図及び断面図の形態で図１ａ及び図１ｂにそれ
ぞれ示してあり、更に図１ｃには等価回路が示されてお
り、それはセルの容量をモデル化したものである。図１
ａ及び図１ｂを参照すると、基板１０１はＰ型基板又は
基板内のウエル領域である。ＥＥＰＲＯＭセル１００
は、メモリトランジスタ１０５とアクセストランジスタ
１０６とを有している。Ｎ型領域１０２はメモリトラン
ジスタ１０５のソースとして作用し、Ｎ型領域１０３は
メモリトランジスタ１０５のドレイン及びアクセストラ
ンジスタ１０６のソースとして作用し、且つＮ型領域１
０４はアクセストランジスタ１０６のドレインとして作
用する。メモリトランジスタ１０５のチャンネル領域１
０９及びアクセストランジスタ１０６のチャンネル領域
１１３の上には、典型的には酸化物からなるゲート酸化
膜１０８が設けられている。その上には、メモリトラン
ジスタ１０５のフローティングゲートとして作用する多
結晶シリコンからなる第一層１０７が設けられている。
メモリトランジスタ１０５のフローティングゲート１０
７とドレイン１０３との間に薄いトンネル酸化膜１１０
が設けられており、それは、典型的に、約８０乃至１０
０Åの厚さに形成されており、且つ約１平方ミクロンの
面積を占有する。フローティングゲート１０７の上方に
はゲート間絶縁膜１１４が設けられている。例えば、多
結晶シリコンの第二層はメモリトランジスタ１０５の制
御ゲート１１５及びアクセストランジスタ１０６のゲー
ト１１２として作用する。本装置全体は、例えば、上側
に存在するメタリゼーション層（不図示）による電気的
アクセスのために形成されている電気的コンタクト１１
７を除いて、絶縁層１１６で被覆されている。
を、平面図及び断面図の形態で図１ａ及び図１ｂにそれ
ぞれ示してあり、更に図１ｃには等価回路が示されてお
り、それはセルの容量をモデル化したものである。図１
ａ及び図１ｂを参照すると、基板１０１はＰ型基板又は
基板内のウエル領域である。ＥＥＰＲＯＭセル１００
は、メモリトランジスタ１０５とアクセストランジスタ
１０６とを有している。Ｎ型領域１０２はメモリトラン
ジスタ１０５のソースとして作用し、Ｎ型領域１０３は
メモリトランジスタ１０５のドレイン及びアクセストラ
ンジスタ１０６のソースとして作用し、且つＮ型領域１
０４はアクセストランジスタ１０６のドレインとして作
用する。メモリトランジスタ１０５のチャンネル領域１
０９及びアクセストランジスタ１０６のチャンネル領域
１１３の上には、典型的には酸化物からなるゲート酸化
膜１０８が設けられている。その上には、メモリトラン
ジスタ１０５のフローティングゲートとして作用する多
結晶シリコンからなる第一層１０７が設けられている。
メモリトランジスタ１０５のフローティングゲート１０
７とドレイン１０３との間に薄いトンネル酸化膜１１０
が設けられており、それは、典型的に、約８０乃至１０
０Åの厚さに形成されており、且つ約１平方ミクロンの
面積を占有する。フローティングゲート１０７の上方に
はゲート間絶縁膜１１４が設けられている。例えば、多
結晶シリコンの第二層はメモリトランジスタ１０５の制
御ゲート１１５及びアクセストランジスタ１０６のゲー
ト１１２として作用する。本装置全体は、例えば、上側
に存在するメタリゼーション層（不図示）による電気的
アクセスのために形成されている電気的コンタクト１１
７を除いて、絶縁層１１６で被覆されている。
【０００４】ＥＥＰＲＯＭセル１００は、トンネル酸化
膜１１０を横断して約１０ＭＶ／ｃｍの電界を印加する
ことによりプログラム即ち書込みが行なわれ且つ消去が
行なわれ、その際に、電界の極性に依存して、電子がト
ンネル酸化膜１１０を介してフローティングゲート１０
７へ向かって移動されるか又はそれから除去される。図
２は図１ｂのメモリトランジスタ１０５及びそれと直列
するアクセストランジスタ１０６を示した概略図であ
り、適宜の電圧が印加されて、トンネル酸化膜１１０
（図１ｂ）を介してのトンネル動作によりフローティン
グゲート１０７上に電子を格納させることによりメモリ
セル１０５を消去させている。フローティングゲート１
０７への又はそれから離れる方向へ電子を移動させるた
めにトンネル酸化膜１１０を横断して印加される電圧
は、書込み（プログラミング）電圧Ｖppと、ＥＥＰＲＯ
Ｍセルの種々の要素の容量（図１ｃ）によって決定され
る結合比とに依存している。従って、書込み又は消去期
間中のフローティングゲートの電圧Ｖfgは次式に等しく
なる。 Ｖfg＝γ・Ｖpp （１） 尚、結合比γは、次式で表わされる。 γ＝ＣIpox／（ＣIpox＋Ｃs ＋Ｃsub ＋Ｃd ＋Ｃtunox ） （２） 尚、ＣIpox＝制御ゲート１１５とフローティングゲート
１０７との間の容量 Ｃs ＝フローティングゲート１０７とソース１０２との
間の容量 Ｃsub ＝フローティングゲート１０７と基板１０１との
間の容量 Ｃd ＝ドレイン１０３上の厚い絶縁膜１２０を介しての
フローティングゲート１０７とドレイン１０３との間の
容量 Ｃtunox ＝トンネル酸化膜１１０を介してのフローティ
ングゲート１０７とドレイン１０３との間の容量 従って、式（１）から理解される如く、強力な書込み及
び消去のためには、書込み／消去電圧Ｖppは大きな値と
すべきであり、且つ結合比γを大きな値とすべきであ
る。
膜１１０を横断して約１０ＭＶ／ｃｍの電界を印加する
ことによりプログラム即ち書込みが行なわれ且つ消去が
行なわれ、その際に、電界の極性に依存して、電子がト
ンネル酸化膜１１０を介してフローティングゲート１０
７へ向かって移動されるか又はそれから除去される。図
２は図１ｂのメモリトランジスタ１０５及びそれと直列
するアクセストランジスタ１０６を示した概略図であ
り、適宜の電圧が印加されて、トンネル酸化膜１１０
（図１ｂ）を介してのトンネル動作によりフローティン
グゲート１０７上に電子を格納させることによりメモリ
セル１０５を消去させている。フローティングゲート１
０７への又はそれから離れる方向へ電子を移動させるた
めにトンネル酸化膜１１０を横断して印加される電圧
は、書込み（プログラミング）電圧Ｖppと、ＥＥＰＲＯ
Ｍセルの種々の要素の容量（図１ｃ）によって決定され
る結合比とに依存している。従って、書込み又は消去期
間中のフローティングゲートの電圧Ｖfgは次式に等しく
なる。 Ｖfg＝γ・Ｖpp （１） 尚、結合比γは、次式で表わされる。 γ＝ＣIpox／（ＣIpox＋Ｃs ＋Ｃsub ＋Ｃd ＋Ｃtunox ） （２） 尚、ＣIpox＝制御ゲート１１５とフローティングゲート
１０７との間の容量 Ｃs ＝フローティングゲート１０７とソース１０２との
間の容量 Ｃsub ＝フローティングゲート１０７と基板１０１との
間の容量 Ｃd ＝ドレイン１０３上の厚い絶縁膜１２０を介しての
フローティングゲート１０７とドレイン１０３との間の
容量 Ｃtunox ＝トンネル酸化膜１１０を介してのフローティ
ングゲート１０７とドレイン１０３との間の容量 従って、式（１）から理解される如く、強力な書込み及
び消去のためには、書込み／消去電圧Ｖppは大きな値と
すべきであり、且つ結合比γを大きな値とすべきであ
る。
【０００５】初期のＥＥＰＲＯＭ装置においては、高い
書込み及び消去電圧を印加するためにユーザが外部ピン
を使用することが可能であった。このことは、集積回路
パッケージ上に一つ又はそれ以上のピンを必要とし、且
つそのＥＥＰＲＯＭを使用するシステムが高い書込み／
消去電圧を供給することを必要とするという欠点を有し
ている。より最近のＥＥＰＲＯＭ装置は、装置に電力を
供給する電圧Ｖccよりも一層高い書込み／消去電圧をそ
れ自身が発生する回路を集積回路上に有している。しか
しながら、ほとんどのＥＥＰＲＯＭ技術においては、電
源電圧Ｖccから集積回路によって発生することが可能な
書込み／消去電圧に関して上限が存在している。このこ
とは、結合比γがＥＥＰＲＯＭセルに対する顕著な良度
指数であることを意味している。なぜならば、低い結合
比γを有するＥＥＰＲＯＭセルは、適切な書込み及び消
去のためにより高い書込み／消去電圧Ｖppを必要とする
からである。ほとんどのＥＥＰＲＯＭセルレイアウトに
おいて、トンネル酸化膜領域の容量は、ＥＥＰＲＯＭセ
ルの結合比を決定する場合の主要な要因である。なぜな
らば、式（２）から理解される如く、トンネル酸化膜容
量Ｃtunox が高ければ高いほど、結合比γがより劣って
いるからである。その結果、トンネル酸化膜領域の表面
積を最小とすべく多大な注意が払われ、その際にトンネ
ル酸化膜領域と関連する容量を最小とさせる。
書込み及び消去電圧を印加するためにユーザが外部ピン
を使用することが可能であった。このことは、集積回路
パッケージ上に一つ又はそれ以上のピンを必要とし、且
つそのＥＥＰＲＯＭを使用するシステムが高い書込み／
消去電圧を供給することを必要とするという欠点を有し
ている。より最近のＥＥＰＲＯＭ装置は、装置に電力を
供給する電圧Ｖccよりも一層高い書込み／消去電圧をそ
れ自身が発生する回路を集積回路上に有している。しか
しながら、ほとんどのＥＥＰＲＯＭ技術においては、電
源電圧Ｖccから集積回路によって発生することが可能な
書込み／消去電圧に関して上限が存在している。このこ
とは、結合比γがＥＥＰＲＯＭセルに対する顕著な良度
指数であることを意味している。なぜならば、低い結合
比γを有するＥＥＰＲＯＭセルは、適切な書込み及び消
去のためにより高い書込み／消去電圧Ｖppを必要とする
からである。ほとんどのＥＥＰＲＯＭセルレイアウトに
おいて、トンネル酸化膜領域の容量は、ＥＥＰＲＯＭセ
ルの結合比を決定する場合の主要な要因である。なぜな
らば、式（２）から理解される如く、トンネル酸化膜容
量Ｃtunox が高ければ高いほど、結合比γがより劣って
いるからである。その結果、トンネル酸化膜領域の表面
積を最小とすべく多大な注意が払われ、その際にトンネ
ル酸化膜領域と関連する容量を最小とさせる。
【０００６】図３ａ乃至図３ｃは、ＥＥＰＲＯＭメモリ
トランジスタにおけるトンネル酸化膜領域を画定するた
めの三つの別の従来技術を示した概略平面図である。図
３ａにおいて、トンネル酸化膜領域３０３は、フローテ
ィングゲート３０２の下側に存在するゲート酸化膜３０
１内に刻設された最小特徴部としての孔として画定され
ている。図３ｂにおいては、トンネル酸化膜領域３０３
は、フローティングゲートとして作用する多結晶シリコ
ンからなる第一層３０２と、多結晶シリコン層３０２の
下側に存在するゲート酸化膜３０１内の刻設部３０４と
の交差部によって画定されている。図３ｃにおいては、
トンネル酸化膜領域３０３は、ゲート絶縁層３０１内に
刻設されたストリップ３０４と拡散領域のストリップ３
０５との間の交差部によって画定されている。図３ａ乃
至図３ｃに示した各技術は、フローティングゲート下側
に存在するトンネル酸化膜領域の面積を最小とすること
を目的としている。図３ａ乃至図３ｃの従来技術に従っ
て与えられるトンネル酸化膜領域の最小面積は、与えら
れた製造プロセスを使用してプリントすることの可能な
最小特徴寸法の二乗にほぼ等しい。従って、最小特徴寸
法が１ミクロンである製造プロセスの場合、図３ａ乃至
図３ｃの技術に従って形成されるトンネル酸化膜領域の
最小面積は約１平方ミクロンである。
トランジスタにおけるトンネル酸化膜領域を画定するた
めの三つの別の従来技術を示した概略平面図である。図
３ａにおいて、トンネル酸化膜領域３０３は、フローテ
ィングゲート３０２の下側に存在するゲート酸化膜３０
１内に刻設された最小特徴部としての孔として画定され
ている。図３ｂにおいては、トンネル酸化膜領域３０３
は、フローティングゲートとして作用する多結晶シリコ
ンからなる第一層３０２と、多結晶シリコン層３０２の
下側に存在するゲート酸化膜３０１内の刻設部３０４と
の交差部によって画定されている。図３ｃにおいては、
トンネル酸化膜領域３０３は、ゲート絶縁層３０１内に
刻設されたストリップ３０４と拡散領域のストリップ３
０５との間の交差部によって画定されている。図３ａ乃
至図３ｃに示した各技術は、フローティングゲート下側
に存在するトンネル酸化膜領域の面積を最小とすること
を目的としている。図３ａ乃至図３ｃの従来技術に従っ
て与えられるトンネル酸化膜領域の最小面積は、与えら
れた製造プロセスを使用してプリントすることの可能な
最小特徴寸法の二乗にほぼ等しい。従って、最小特徴寸
法が１ミクロンである製造プロセスの場合、図３ａ乃至
図３ｃの技術に従って形成されるトンネル酸化膜領域の
最小面積は約１平方ミクロンである。
【０００７】与えられた製造プロセスにおいてプリント
することの可能な最小幾何学的形状の二乗程度の大きさ
である面積を有するトンネル酸化膜領域を与えること
は、該トンネル酸化膜領域と関連する容量を減少する上
で有用であるが、該トンネル酸化膜領域と関連する容量
を更に最小とすることが極めて望ましい。従って、トン
ネル酸化膜領域と関連する表面積を最小とする別の技術
を見付けることが望ましい。
することの可能な最小幾何学的形状の二乗程度の大きさ
である面積を有するトンネル酸化膜領域を与えること
は、該トンネル酸化膜領域と関連する容量を減少する上
で有用であるが、該トンネル酸化膜領域と関連する容量
を更に最小とすることが極めて望ましい。従って、トン
ネル酸化膜領域と関連する表面積を最小とする別の技術
を見付けることが望ましい。
【０００８】注意すべきことであるが、図３ａ乃至図３
ｃに示したトンネル酸化膜領域を形成する従来技術の全
ては、かなりの量の表面積を占有している。一例とし
て、図３ｄは、トンネル領域を形成するために図３ａに
示した技術を使用する従来のＥＥＰＲＯＭセルの断面を
示している。このセルにおいて、トンネル酸化膜領域と
関連する構成、及びＮ＋領域と、ポリ（多結晶シリコ
ン）１領域及びポリ２領域の関連するオーバーラップ部
分は、図３ｄにおいてＬ１として示した空間を占有して
いる。このＬ１は、プロセスの最小幾何学的寸法の４倍
として推定することが妥当である（即ち、１ミクロンプ
ロセスにおいては全体で４ミクロン）。セルの幅は、典
型的に、５ミクロンの場合があり、従ってトンネル酸化
膜構成と関連する全体的なセル面積は、１ミクロンプロ
セスの場合、２０平方ミクロンの場合がある。この面積
は、セル面積全体のかなりの割合を表わしており、従っ
て必要とされる面積を減少させることが極めて望まし
い。
ｃに示したトンネル酸化膜領域を形成する従来技術の全
ては、かなりの量の表面積を占有している。一例とし
て、図３ｄは、トンネル領域を形成するために図３ａに
示した技術を使用する従来のＥＥＰＲＯＭセルの断面を
示している。このセルにおいて、トンネル酸化膜領域と
関連する構成、及びＮ＋領域と、ポリ（多結晶シリコ
ン）１領域及びポリ２領域の関連するオーバーラップ部
分は、図３ｄにおいてＬ１として示した空間を占有して
いる。このＬ１は、プロセスの最小幾何学的寸法の４倍
として推定することが妥当である（即ち、１ミクロンプ
ロセスにおいては全体で４ミクロン）。セルの幅は、典
型的に、５ミクロンの場合があり、従ってトンネル酸化
膜構成と関連する全体的なセル面積は、１ミクロンプロ
セスの場合、２０平方ミクロンの場合がある。この面積
は、セル面積全体のかなりの割合を表わしており、従っ
て必要とされる面積を減少させることが極めて望まし
い。
【０００９】
【発明が解決しようとする課題】本発明は、従来のリソ
グラフィによって画定可能なものよりもより小さな寸法
のメモリセル内にトンネル酸化膜領域を形成する技術を
提供することである。本発明の別の目的とするところ
は、従来のプロセス技術によって寸法をかなり厳しい公
差へ制御することが可能なトンネル領域を形成する技術
を提供することである。本発明の更に別の目的とすると
ころは、メモリセルの寸法を著しく減少させるために、
トンネル酸化膜領域を形成する従来技術に関連するオー
バーラップ及び間隔基準の寸法を減少させることであ
る。
グラフィによって画定可能なものよりもより小さな寸法
のメモリセル内にトンネル酸化膜領域を形成する技術を
提供することである。本発明の別の目的とするところ
は、従来のプロセス技術によって寸法をかなり厳しい公
差へ制御することが可能なトンネル領域を形成する技術
を提供することである。本発明の更に別の目的とすると
ころは、メモリセルの寸法を著しく減少させるために、
トンネル酸化膜領域を形成する従来技術に関連するオー
バーラップ及び間隔基準の寸法を減少させることであ
る。
【００１０】
【課題を解決するための手段】本発明によれば、従来の
ホトリソグラフィ技術を使用して可能なものよりも著し
く小さな極めて小さな表面積を持ったトンネル絶縁領域
をＥＥＰＲＯＭメモリトランジスタ内に形成する新規な
方法及び構成体が提供される。本発明によれば、ゲート
絶縁層の上に従来の態様でフローティングゲート領域が
形成される。次いで、ホトリソグラフィ技術を使用し且
つゲート絶縁膜を除去することによりドレイン領域を露
出させる。次いで、露出したドレイン領域上に薄いトン
ネル絶縁層を形成する。次いで、薄い多結晶シリコン層
を形成し且つエッチングして、前に形成したフローティ
ングゲートの端部に沿って多結晶シリコンからなる非常
に幅狭のフローティングゲート電極延長部を形成する。
ドレイン領域の上側に存在するこの様にして形成された
フローティングゲート延長部は、薄いトンネル絶縁膜に
よってドレイン領域から分離されている。次いで、フロ
ーティングゲート延長部の下側に存在するトンネル絶縁
膜よりも一層大きな厚さを有する絶縁膜をドレイン領域
上に与えるために、該装置上に絶縁膜を形成する。
ホトリソグラフィ技術を使用して可能なものよりも著し
く小さな極めて小さな表面積を持ったトンネル絶縁領域
をＥＥＰＲＯＭメモリトランジスタ内に形成する新規な
方法及び構成体が提供される。本発明によれば、ゲート
絶縁層の上に従来の態様でフローティングゲート領域が
形成される。次いで、ホトリソグラフィ技術を使用し且
つゲート絶縁膜を除去することによりドレイン領域を露
出させる。次いで、露出したドレイン領域上に薄いトン
ネル絶縁層を形成する。次いで、薄い多結晶シリコン層
を形成し且つエッチングして、前に形成したフローティ
ングゲートの端部に沿って多結晶シリコンからなる非常
に幅狭のフローティングゲート電極延長部を形成する。
ドレイン領域の上側に存在するこの様にして形成された
フローティングゲート延長部は、薄いトンネル絶縁膜に
よってドレイン領域から分離されている。次いで、フロ
ーティングゲート延長部の下側に存在するトンネル絶縁
膜よりも一層大きな厚さを有する絶縁膜をドレイン領域
上に与えるために、該装置上に絶縁膜を形成する。
【００１１】この様にしてフローティングゲートトラン
ジスタが形成され、トンネル絶縁膜はフローティングゲ
ート延長部の下側に位置しており、且つ標準的なホトリ
ソグラフィ技術を使用してトンネル絶縁領域を形成する
場合に可能なものよりも顕著に小さな表面積を有してい
る。
ジスタが形成され、トンネル絶縁膜はフローティングゲ
ート延長部の下側に位置しており、且つ標準的なホトリ
ソグラフィ技術を使用してトンネル絶縁領域を形成する
場合に可能なものよりも顕著に小さな表面積を有してい
る。
【００１２】
【実施例】図４ａ乃至図４ｇは、本発明に基づくＥＥＰ
ＲＯＭメモリトランジスタを製造するために使用する処
理シーケンスの一実施例を示している。簡単化のため
に、ＥＥＰＲＯＭメモリセルのフローティングゲートＥ
ＥＰＲＯＭメモリトランジスタ部分のみが図４ａ乃至図
４ｇに示されており、且つアクセストランジスタは示さ
れていない。
ＲＯＭメモリトランジスタを製造するために使用する処
理シーケンスの一実施例を示している。簡単化のため
に、ＥＥＰＲＯＭメモリセルのフローティングゲートＥ
ＥＰＲＯＭメモリトランジスタ部分のみが図４ａ乃至図
４ｇに示されており、且つアクセストランジスタは示さ
れていない。
【００１３】図４ａを参照すると、最初に、従来公知の
如く、非活性区域内に比較的厚いフィールド酸化膜４０
２を形成することにより、基板４０１内において活性領
域を画定する。次いで、例えば、約３００Åの厚さを持
った酸化物からなるゲート絶縁層４０３を形成する。次
いで、例えば、約３０００Åの厚さに多結晶シリコンを
付着させることによりフローティングゲートとして使用
するのに適した物質からなる第一層４０４を形成し、次
いで、それを、所望により、その導電度を増加させるた
めにドーピングする。例えば、多結晶シリコン層４０４
は、約３０Ω／□乃至１００Ω／□の範囲内のシート抵
抗を有するように燐でドーピングされている。次いで、
例えば酸化物−窒化物−酸化物（ＯＮＯ）サンドイッチ
構成体などのような絶縁層４０５を約３００Åの厚さへ
形成する。
如く、非活性区域内に比較的厚いフィールド酸化膜４０
２を形成することにより、基板４０１内において活性領
域を画定する。次いで、例えば、約３００Åの厚さを持
った酸化物からなるゲート絶縁層４０３を形成する。次
いで、例えば、約３０００Åの厚さに多結晶シリコンを
付着させることによりフローティングゲートとして使用
するのに適した物質からなる第一層４０４を形成し、次
いで、それを、所望により、その導電度を増加させるた
めにドーピングする。例えば、多結晶シリコン層４０４
は、約３０Ω／□乃至１００Ω／□の範囲内のシート抵
抗を有するように燐でドーピングされている。次いで、
例えば酸化物−窒化物−酸化物（ＯＮＯ）サンドイッチ
構成体などのような絶縁層４０５を約３００Åの厚さへ
形成する。
【００１４】図４ｂに示した如く、次いで、ＯＮＯ層４
０５及び多結晶シリコン層４０４を、例えば、ホトレジ
スト層（不図示）及び従来のホトリソグラフィ技術を使
用して、パターン形成する。次いで、例えば、プラズマ
エッチングを使用することにより、ＯＮＯ層４０５及び
多結晶シリコン層４０４の露出部分を除去し、フローテ
ィングゲート領域４０８を形成する。次いで、例えば、
約８０ｋｅＶのエネルギで約１×１０15ｃｍ-2のドーズ
で砒素をイオン注入することにより、Ｎ＋ソース領域４
０６及びＮ＋ドレイン領域４０７を形成する。例えば９
００℃において不活性雰囲気アニールを行なって、該砒
素注入によって発生された損傷を除去する。
０５及び多結晶シリコン層４０４を、例えば、ホトレジ
スト層（不図示）及び従来のホトリソグラフィ技術を使
用して、パターン形成する。次いで、例えば、プラズマ
エッチングを使用することにより、ＯＮＯ層４０５及び
多結晶シリコン層４０４の露出部分を除去し、フローテ
ィングゲート領域４０８を形成する。次いで、例えば、
約８０ｋｅＶのエネルギで約１×１０15ｃｍ-2のドーズ
で砒素をイオン注入することにより、Ｎ＋ソース領域４
０６及びＮ＋ドレイン領域４０７を形成する。例えば９
００℃において不活性雰囲気アニールを行なって、該砒
素注入によって発生された損傷を除去する。
【００１５】図４ｃに示した如く、次いで、別のホトレ
ジスト層４１０を形成し且つドレイン４０７を露出させ
るために公知の態様でホトリソグラフィによってパター
ン形成する。次いで、例えば、緩衝ＨＦでエッチングす
ることにより、ドレイン４０７の上側に存在する露出さ
れたゲート絶縁層４０３を除去する。
ジスト層４１０を形成し且つドレイン４０７を露出させ
るために公知の態様でホトリソグラフィによってパター
ン形成する。次いで、例えば、緩衝ＨＦでエッチングす
ることにより、ドレイン４０７の上側に存在する露出さ
れたゲート絶縁層４０３を除去する。
【００１６】次いで、ホトレジスト層４１０を除去し、
且つ、図４ｄに示した如く、トンネル絶縁層４１１をド
レイン４０７上に形成する。例えば、ドレイン４０７の
上に約８０乃至１００Åの範囲内の厚さに酸化物を付着
形成させるか又は成長させることにより、トンネル絶縁
膜４１１を形成する。この例においては、多結晶シリコ
ンゲート４０８の側部の上にも薄い酸化物層４０９が形
成される。この酸化プロセスは、更に、フィールド酸化
膜４０２及びソース４０６の上側に存在するゲート絶縁
膜４０３の部分を多少厚くさせるが、このことは特に重
要なことではない。理解すべきことは、トンネル酸化膜
４１１は酸化物である必要はなく、例えば窒化シリコン
などのようなその他の任意の適宜の物質とすることが可
能である。
且つ、図４ｄに示した如く、トンネル絶縁層４１１をド
レイン４０７上に形成する。例えば、ドレイン４０７の
上に約８０乃至１００Åの範囲内の厚さに酸化物を付着
形成させるか又は成長させることにより、トンネル絶縁
膜４１１を形成する。この例においては、多結晶シリコ
ンゲート４０８の側部の上にも薄い酸化物層４０９が形
成される。この酸化プロセスは、更に、フィールド酸化
膜４０２及びソース４０６の上側に存在するゲート絶縁
膜４０３の部分を多少厚くさせるが、このことは特に重
要なことではない。理解すべきことは、トンネル酸化膜
４１１は酸化物である必要はなく、例えば窒化シリコン
などのようなその他の任意の適宜の物質とすることが可
能である。
【００１７】この時点において、別のホトレジストマス
ク４１２（図４ｅの平面図に示されている）を付与し
て、フィールド酸化膜４０２の上側に存在する多結晶シ
リコン層４０８の側壁の部分４２０，４２１の表面上に
形成されている酸化物を選択的に除去する。これらの開
口４２０，４２１は、後に形成されるべき延長部４１
４，４１５とフローティングゲート４０８との間の電気
的接触を可能とするために使用される。このエッチング
は、緩衝ＨＦで実施することが可能である。
ク４１２（図４ｅの平面図に示されている）を付与し
て、フィールド酸化膜４０２の上側に存在する多結晶シ
リコン層４０８の側壁の部分４２０，４２１の表面上に
形成されている酸化物を選択的に除去する。これらの開
口４２０，４２１は、後に形成されるべき延長部４１
４，４１５とフローティングゲート４０８との間の電気
的接触を可能とするために使用される。このエッチング
は、緩衝ＨＦで実施することが可能である。
【００１８】図４ｆを参照すると、多結晶シリコンから
なる薄い層が約２０００Åの厚さに付着形成され且つ所
望によりその導電度を増加するためにドーピングされ
る。次いで、例えば塩素プラズマを使用する非等方性エ
ッチングを使用して、幅狭の多結晶シリコンゲート延長
部４１４及び４１５を形成する。延長領域４１４及び４
１５の幅は、例えば、約１５００乃至２０００Åの範囲
内である。多結晶シリコンフローティングゲート延長部
４１４及び４１５は、図４ｅに関して前述した如く、側
壁酸化物内にエッチング形成された孔によって、フロー
ティングゲート４０８を形成する多結晶シリコンからな
る第一層へ電気的に接続されている。
なる薄い層が約２０００Åの厚さに付着形成され且つ所
望によりその導電度を増加するためにドーピングされ
る。次いで、例えば塩素プラズマを使用する非等方性エ
ッチングを使用して、幅狭の多結晶シリコンゲート延長
部４１４及び４１５を形成する。延長領域４１４及び４
１５の幅は、例えば、約１５００乃至２０００Åの範囲
内である。多結晶シリコンフローティングゲート延長部
４１４及び４１５は、図４ｅに関して前述した如く、側
壁酸化物内にエッチング形成された孔によって、フロー
ティングゲート４０８を形成する多結晶シリコンからな
る第一層へ電気的に接続されている。
【００１９】図４ｇに示した如く、絶縁層４１６は、多
結晶シリコンフローティングゲート延長部４１４及び４
１５の上部に形成され、且つフローティングゲート４０
８の上に設けられているＯＮＯ層４０５を再度封止す
る。この比較的厚い絶縁層は、例えば、酸化によって絶
縁層４１６を約８００Åの厚さへ形成することによって
形成される。この酸化は、ドレイン領域４０７上の露出
した酸化物４１８の厚さを約３００Åへ増加させるが、
耐酸化性窒化物層のために、絶縁層４０５の厚さにはほ
とんど影響を与えることはない。次いで、多結晶シリコ
ンからなる第二層を約４０００Åの厚さへ形成し、且つ
所望により、ドーピングしてその導電度を増加させる。
次いで、この多結晶シリコンからなる第二層を、公知の
技術を使用してパターン形成し、図４ｇに示した如く、
ＥＥＰＲＯＭセルの制御ゲート４１７を形成する。
結晶シリコンフローティングゲート延長部４１４及び４
１５の上部に形成され、且つフローティングゲート４０
８の上に設けられているＯＮＯ層４０５を再度封止す
る。この比較的厚い絶縁層は、例えば、酸化によって絶
縁層４１６を約８００Åの厚さへ形成することによって
形成される。この酸化は、ドレイン領域４０７上の露出
した酸化物４１８の厚さを約３００Åへ増加させるが、
耐酸化性窒化物層のために、絶縁層４０５の厚さにはほ
とんど影響を与えることはない。次いで、多結晶シリコ
ンからなる第二層を約４０００Åの厚さへ形成し、且つ
所望により、ドーピングしてその導電度を増加させる。
次いで、この多結晶シリコンからなる第二層を、公知の
技術を使用してパターン形成し、図４ｇに示した如く、
ＥＥＰＲＯＭセルの制御ゲート４１７を形成する。
【００２０】本発明によれば、トンネル絶縁領域４１１
は、ドレイン領域４０７上の多結晶シリコンゲート延長
部４１５の下側に形成される。本発明に基づいて形成さ
れたトンネル絶縁領域４１１の表面積は、活性区域の幅
（図４ｇを包含する紙面内に見た方向）及び多結晶シリ
コンゲート延長部４１５の長さＬの積によって与えられ
る。多結晶シリコンスペーサ４１５の最小長さＬは、ゲ
ート延長部４１５を形成する多結晶シリコン領域の付着
の一様性及びゲート延長部４１５を画定するために使用
されたエッチングプロセスの一様性の関数である。１実
施例においては、１ミクロンのホトリソグラフィ技術を
使用して、活性領域の最小幅は１ミクロンであり、且つ
多結晶シリコンゲート延長部４１５の長さＬは約０．１
５乃至０．２ミクロンの範囲内である。従って、従来技
術の値が約１平方ミクロンであるのと比較して、トンネ
ル絶縁領域４１１の表面積は約０．１５乃至０．２平方
ミクロンの範囲内である。従って、本発明によれば、ト
ンネル絶縁領域の表面積、従ってそれと関連する容量
は、従来技術のものと比較すると約７倍減少されてお
り、その場合に結合比が増加し、与えられた書込み／消
去電圧に対し書込み能力及び消去能力を著しく改善して
いる。更に、本発明によれば、トンネル絶縁膜４１１に
対して必要とされる最小の表面積は与えられたホトリソ
グラフィプロセスで製造することが可能な最小面積より
も著しく小さいので、本発明に基づいて構成されるメモ
リトランジスタの寸法を減少させることが可能であり、
従ってそれを、従来可能であったものよりも著しく小型
のものとすることが可能である。ＥＥＰＲＯＭメモリセ
ルの製造方法、及びその結果得られる構成体は、図３ｄ
の従来技術における構成体において明らかな如く、フロ
ーティングゲートとトンネル酸化膜との発生しうる不整
合のための公差を与えるために必要とされるオーバーラ
ップ即ち重ね合わせなしで、フローティングゲート４０
８に対しトンネル酸化領域４１１の自己整合を与えてい
る。従って、本発明によれば、フローティングゲートに
対して自己整合されている小さなトンネル酸化膜面積を
与えることにより、従来技術と比較して、ＥＥＰＲＯＭ
メモリセルを与えるために必要とされる面積を著しく節
約している。例えば、１ミクロンプロセスにおいては、
図３ｄに示した如く、トンネル酸化膜領域と関連する面
積及びそれと関連するオーバーラップ部分は、本発明を
使用することにより、２０平方ミクロンから約６平方ミ
クロンへ減少されている。
は、ドレイン領域４０７上の多結晶シリコンゲート延長
部４１５の下側に形成される。本発明に基づいて形成さ
れたトンネル絶縁領域４１１の表面積は、活性区域の幅
（図４ｇを包含する紙面内に見た方向）及び多結晶シリ
コンゲート延長部４１５の長さＬの積によって与えられ
る。多結晶シリコンスペーサ４１５の最小長さＬは、ゲ
ート延長部４１５を形成する多結晶シリコン領域の付着
の一様性及びゲート延長部４１５を画定するために使用
されたエッチングプロセスの一様性の関数である。１実
施例においては、１ミクロンのホトリソグラフィ技術を
使用して、活性領域の最小幅は１ミクロンであり、且つ
多結晶シリコンゲート延長部４１５の長さＬは約０．１
５乃至０．２ミクロンの範囲内である。従って、従来技
術の値が約１平方ミクロンであるのと比較して、トンネ
ル絶縁領域４１１の表面積は約０．１５乃至０．２平方
ミクロンの範囲内である。従って、本発明によれば、ト
ンネル絶縁領域の表面積、従ってそれと関連する容量
は、従来技術のものと比較すると約７倍減少されてお
り、その場合に結合比が増加し、与えられた書込み／消
去電圧に対し書込み能力及び消去能力を著しく改善して
いる。更に、本発明によれば、トンネル絶縁膜４１１に
対して必要とされる最小の表面積は与えられたホトリソ
グラフィプロセスで製造することが可能な最小面積より
も著しく小さいので、本発明に基づいて構成されるメモ
リトランジスタの寸法を減少させることが可能であり、
従ってそれを、従来可能であったものよりも著しく小型
のものとすることが可能である。ＥＥＰＲＯＭメモリセ
ルの製造方法、及びその結果得られる構成体は、図３ｄ
の従来技術における構成体において明らかな如く、フロ
ーティングゲートとトンネル酸化膜との発生しうる不整
合のための公差を与えるために必要とされるオーバーラ
ップ即ち重ね合わせなしで、フローティングゲート４０
８に対しトンネル酸化領域４１１の自己整合を与えてい
る。従って、本発明によれば、フローティングゲートに
対して自己整合されている小さなトンネル酸化膜面積を
与えることにより、従来技術と比較して、ＥＥＰＲＯＭ
メモリセルを与えるために必要とされる面積を著しく節
約している。例えば、１ミクロンプロセスにおいては、
図３ｄに示した如く、トンネル酸化膜領域と関連する面
積及びそれと関連するオーバーラップ部分は、本発明を
使用することにより、２０平方ミクロンから約６平方ミ
クロンへ減少されている。
【００２１】図５ａ乃至図５ｍは、本発明に基づくＥＥ
ＰＲＯＭメモリセルの別の実施例の製造プロセスを示し
ている。図５ａにおいて、最初に、従来公知の如く、非
活性区域内に比較的厚いフィールド酸化膜５０２を形成
することにより、基板５０１内に活性領域を画定する。
次いで、例えば、約３００Åの厚さを持った酸化物から
なるゲート絶縁層５０３を形成する。次いで、例えば、
約３０００Åの厚さへ多結晶シリコンを付着形成するこ
とによりフローティングゲートとして使用するのに適し
た物質からなる第一層５０４を形成し、次いで、それを
所望によりその導電度を増加させるためにドーピングす
る。例えば、層５０４は、約３０乃至１００Ω／□の範
囲内のシート抵抗を有するように燐でドーピングされて
いる。
ＰＲＯＭメモリセルの別の実施例の製造プロセスを示し
ている。図５ａにおいて、最初に、従来公知の如く、非
活性区域内に比較的厚いフィールド酸化膜５０２を形成
することにより、基板５０１内に活性領域を画定する。
次いで、例えば、約３００Åの厚さを持った酸化物から
なるゲート絶縁層５０３を形成する。次いで、例えば、
約３０００Åの厚さへ多結晶シリコンを付着形成するこ
とによりフローティングゲートとして使用するのに適し
た物質からなる第一層５０４を形成し、次いで、それを
所望によりその導電度を増加させるためにドーピングす
る。例えば、層５０４は、約３０乃至１００Ω／□の範
囲内のシート抵抗を有するように燐でドーピングされて
いる。
【００２２】次いで、図５ｂに概略平面図で示した如
く、例えば公知のホトリソグラフィ及びプラズマエッチ
ング技術によって、層５０４をパターン形成する。注意
すべきことであるが、層５０４は、活性領域５０３に対
して垂直な方向においてのみエッチングされ、長尺状の
多結晶シリコンからなるストリップを残存させる。
く、例えば公知のホトリソグラフィ及びプラズマエッチ
ング技術によって、層５０４をパターン形成する。注意
すべきことであるが、層５０４は、活性領域５０３に対
して垂直な方向においてのみエッチングされ、長尺状の
多結晶シリコンからなるストリップを残存させる。
【００２３】次いで、図５ｃに示した如く、例えば、約
８０ｋｅＶのエネルギで約１×１０15原子数／ｃｍ2 の
ドーズで砒素をイオン注入することによりＮ＋ソース領
域５０６及びドレイン領域５０７を形成する。次いで、
ホトレジスト層５１０を形成し且つドレイン領域５０７
を露出させるためにパターン形成する。次いで、ドレイ
ン５０７の上側に位置する露出されたゲート絶縁膜５０
３を、例えば、緩衝ＨＦでエッチングすることにより除
去する。
８０ｋｅＶのエネルギで約１×１０15原子数／ｃｍ2 の
ドーズで砒素をイオン注入することによりＮ＋ソース領
域５０６及びドレイン領域５０７を形成する。次いで、
ホトレジスト層５１０を形成し且つドレイン領域５０７
を露出させるためにパターン形成する。次いで、ドレイ
ン５０７の上側に位置する露出されたゲート絶縁膜５０
３を、例えば、緩衝ＨＦでエッチングすることにより除
去する。
【００２４】次いで、ホトレジスト層５１０を除去し、
且つアニーリングを行なって砒素注入によって発生され
た損傷を取除く。図５ｅに示した如く、例えば、公知の
態様で８０乃至１００Åの厚さの酸化物を形成すること
により、ドレイン領域５０７の上にトンネル絶縁膜５１
１を形成する。このステップは、更に、フローティング
ゲート５０４の上部上及び側部上に酸化膜５０９を形成
し、且つソース領域５０６の上側の露出されたゲート酸
化膜５０３を多少厚くする。
且つアニーリングを行なって砒素注入によって発生され
た損傷を取除く。図５ｅに示した如く、例えば、公知の
態様で８０乃至１００Åの厚さの酸化物を形成すること
により、ドレイン領域５０７の上にトンネル絶縁膜５１
１を形成する。このステップは、更に、フローティング
ゲート５０４の上部上及び側部上に酸化膜５０９を形成
し、且つソース領域５０６の上側の露出されたゲート酸
化膜５０３を多少厚くする。
【００２５】図５ｆにおいて、多結晶シリコンからなる
薄い層を約２０００Åの厚さへ付着形成し且つ所望によ
りドーピングを行なってその導電度を増加させる。次い
で、例えば、塩素プラズマを使用する非等方性エッチン
グを使用して、幅狭のフローティングゲート延長部５１
４及び５１５を形成する。これらの延長部の長さＬは、
例えば、約１５００乃至２０００Åの範囲内である。注
意すべきことであるが、製造プロセスにおけるこの時点
において、フローティングゲート延長部５１４及び５１
５は、側壁上に存在する薄い酸化物５０９のために、フ
ローティングゲート５０４へ電気的に接続されていない
場合がある。この実施例によれば、この接続は後に形成
される。この実施例の顕著な利点は、トンネル酸化膜５
１１が、何ら中間的な処理ステップなしに、多結晶シリ
コンスペーサ５１５によって直接的に被覆されており且
つ保護されているという点である。業界において公知な
ことであるが、薄いトンネル絶縁膜を、例えばホトレジ
スト処理及びエッチングステップなどのような処理ステ
ップへ露呈させることは、トンネル酸化膜の品質を著し
く劣化させる場合がある。フローティングゲート延長部
５１４及び５１５を形成した後に、ドレイン領域５０７
の上に酸化物層５２１を形成する。この絶縁膜５２１
は、例えば、約２００乃至３００Åの範囲内の厚さへ形
成した二酸化シリコンを有することが可能であり、且つ
熱酸化によって形成することが可能である。この様な熱
酸化ステップは、更に、フローティングゲート５０４及
び延長部５１４及び５１５の上に、約４００乃至５００
Åの範囲内の厚さを持った二酸化シリコン層５２０を同
時的に形成する。
薄い層を約２０００Åの厚さへ付着形成し且つ所望によ
りドーピングを行なってその導電度を増加させる。次い
で、例えば、塩素プラズマを使用する非等方性エッチン
グを使用して、幅狭のフローティングゲート延長部５１
４及び５１５を形成する。これらの延長部の長さＬは、
例えば、約１５００乃至２０００Åの範囲内である。注
意すべきことであるが、製造プロセスにおけるこの時点
において、フローティングゲート延長部５１４及び５１
５は、側壁上に存在する薄い酸化物５０９のために、フ
ローティングゲート５０４へ電気的に接続されていない
場合がある。この実施例によれば、この接続は後に形成
される。この実施例の顕著な利点は、トンネル酸化膜５
１１が、何ら中間的な処理ステップなしに、多結晶シリ
コンスペーサ５１５によって直接的に被覆されており且
つ保護されているという点である。業界において公知な
ことであるが、薄いトンネル絶縁膜を、例えばホトレジ
スト処理及びエッチングステップなどのような処理ステ
ップへ露呈させることは、トンネル酸化膜の品質を著し
く劣化させる場合がある。フローティングゲート延長部
５１４及び５１５を形成した後に、ドレイン領域５０７
の上に酸化物層５２１を形成する。この絶縁膜５２１
は、例えば、約２００乃至３００Åの範囲内の厚さへ形
成した二酸化シリコンを有することが可能であり、且つ
熱酸化によって形成することが可能である。この様な熱
酸化ステップは、更に、フローティングゲート５０４及
び延長部５１４及び５１５の上に、約４００乃至５００
Åの範囲内の厚さを持った二酸化シリコン層５２０を同
時的に形成する。
【００２６】図５ｇにおいて概略平面図で示した如く、
マスク５１６を付与して、図５ｂに示し且つ実施したエ
ッチングに対してほぼ垂直な領域５１４，５０４，５１
５を横断するラインを画定する。次いで、マスク５１６
によって露出された箇所から絶縁層５２０を除去し、且
つ次いで、例えば塩素プラズマにおいて、多結晶シリコ
ン層５１４，５０４，５１５をエッチング除去し、図５
ｈに示した構成とさせる。注意すべきことであるが、こ
のエッチングに続いて、多結晶シリコン領域５１４，５
０４，５１５の表面は、マスク５１６によって画定され
た端部に沿って、剥き出しであり且つ酸化物が存在して
いない。
マスク５１６を付与して、図５ｂに示し且つ実施したエ
ッチングに対してほぼ垂直な領域５１４，５０４，５１
５を横断するラインを画定する。次いで、マスク５１６
によって露出された箇所から絶縁層５２０を除去し、且
つ次いで、例えば塩素プラズマにおいて、多結晶シリコ
ン層５１４，５０４，５１５をエッチング除去し、図５
ｈに示した構成とさせる。注意すべきことであるが、こ
のエッチングに続いて、多結晶シリコン領域５１４，５
０４，５１５の表面は、マスク５１６によって画定され
た端部に沿って、剥き出しであり且つ酸化物が存在して
いない。
【００２７】次いで、多結晶シリコンからなる薄い層を
約２０００Åの厚さへ付着形成し且つ所望によりドーピ
ングをしてその導電度を増加させる。次いで、例えば、
塩素プラズマを使用する非等方性エッチングを使用し
て、図５ｉに概略平面図で示した如く、幅狭の多結晶シ
リコン延長部５１７を形成する。この延長部の幅Ｗは約
１５００乃至２０００Åの範囲内である。酸化物５２０
及び５２１は、プラズマエッチングが多結晶シリコン領
域５１４，５０４，５１５又はドレイン領域５０７を攻
撃することを防止するための適切な「エッチストップ」
として作用する。多結晶シリコン領域５１７は、マスク
５１６を使用して多結晶シリコン領域５１４，５０４，
５１５のエッチング期間中に形成された領域５１４，５
０４，５１５の酸化物が存在しない端部と直接的に接触
している。この様に、ドレイン５０７上のトンネル絶縁
膜５１１の上に位置されているフローティングゲート延
長部５１５とフローティングゲート５０４との間に電気
的接続が形成される。この構成体は、更に、図５ｉに示
したＡ−Ａ′及びＢ−Ｂ′における断面を図５ｊ及び図
５ｋにそれぞれ示してある。注意すべきことであるが、
延長部５１７はドレイン５１５の上の二酸化シリコン層
５２１の上に存在しており、従って延長部５１５とドレ
イン５０７との間のトンネル動作に貢献することはな
い。
約２０００Åの厚さへ付着形成し且つ所望によりドーピ
ングをしてその導電度を増加させる。次いで、例えば、
塩素プラズマを使用する非等方性エッチングを使用し
て、図５ｉに概略平面図で示した如く、幅狭の多結晶シ
リコン延長部５１７を形成する。この延長部の幅Ｗは約
１５００乃至２０００Åの範囲内である。酸化物５２０
及び５２１は、プラズマエッチングが多結晶シリコン領
域５１４，５０４，５１５又はドレイン領域５０７を攻
撃することを防止するための適切な「エッチストップ」
として作用する。多結晶シリコン領域５１７は、マスク
５１６を使用して多結晶シリコン領域５１４，５０４，
５１５のエッチング期間中に形成された領域５１４，５
０４，５１５の酸化物が存在しない端部と直接的に接触
している。この様に、ドレイン５０７上のトンネル絶縁
膜５１１の上に位置されているフローティングゲート延
長部５１５とフローティングゲート５０４との間に電気
的接続が形成される。この構成体は、更に、図５ｉに示
したＡ−Ａ′及びＢ−Ｂ′における断面を図５ｊ及び図
５ｋにそれぞれ示してある。注意すべきことであるが、
延長部５１７はドレイン５１５の上の二酸化シリコン層
５２１の上に存在しており、従って延長部５１５とドレ
イン５０７との間のトンネル動作に貢献することはな
い。
【００２８】図５ｌに示した如く、フローティングゲー
ト５０４の上側に位置した酸化物層５２０を、例えば、
緩衝ＨＦエッチングによって除去する。次いで、絶縁層
５１８を、例えば約３００Åの厚さの酸化物−窒化物−
酸化物（ＯＮＯ）サンドイッチ構成体などのような構成
体の上に付着形成させる。所望により、ホトレジストマ
スクをパターン形成してメモリセルを保護し且つ、例え
ば、プラズマエッチングによって回路のその他の要素か
らＯＮＯ層５１８を除去することを許容することが可能
である。
ト５０４の上側に位置した酸化物層５２０を、例えば、
緩衝ＨＦエッチングによって除去する。次いで、絶縁層
５１８を、例えば約３００Åの厚さの酸化物−窒化物−
酸化物（ＯＮＯ）サンドイッチ構成体などのような構成
体の上に付着形成させる。所望により、ホトレジストマ
スクをパターン形成してメモリセルを保護し且つ、例え
ば、プラズマエッチングによって回路のその他の要素か
らＯＮＯ層５１８を除去することを許容することが可能
である。
【００２９】次いで、最終的な多結晶シリコン層を約４
０００Åの厚さへ付着形成し、且つ、所望により、その
導電度を増加するためにドーピングする。次いで、この
層を図５ｍに示した如く、制御ゲート５１９を形成する
ために、公知の技術を使用してパターン形成及びエッチ
ングを行なう。
０００Åの厚さへ付着形成し、且つ、所望により、その
導電度を増加するためにドーピングする。次いで、この
層を図５ｍに示した如く、制御ゲート５１９を形成する
ために、公知の技術を使用してパターン形成及びエッチ
ングを行なう。
【００３０】本発明のこの実施例において特に重要な点
は、ドレイン５０７の上のトンネル酸化物領域５１１
が、何ら中間的な処理ステップなしで、多結晶シリコン
スペーサ５１５によって直接的に被覆され且つ保護され
ているという点であり、その際にトンネル酸化膜５１１
の品質が劣化することを防止している。この実施例の別
の重要な利点は、フローティングゲート５０４の上の絶
縁層５１８は、それが、最終的な多結晶シリコン層５１
９の付着形成によって保護される前に、何ら損傷を発生
するエッチングに露呈されることがないということであ
る。
は、ドレイン５０７の上のトンネル酸化物領域５１１
が、何ら中間的な処理ステップなしで、多結晶シリコン
スペーサ５１５によって直接的に被覆され且つ保護され
ているという点であり、その際にトンネル酸化膜５１１
の品質が劣化することを防止している。この実施例の別
の重要な利点は、フローティングゲート５０４の上の絶
縁層５１８は、それが、最終的な多結晶シリコン層５１
９の付着形成によって保護される前に、何ら損傷を発生
するエッチングに露呈されることがないということであ
る。
【００３１】本発明技術は、小さなトンネル絶縁膜領域
が所望とされる場合の非揮発性メモリセルの任意のタイ
プのものに対して有用である。例えば、図６は本発明の
別の実施例に基づいて構成されたフラッシュメモリセル
の概略断面を示している。図６の実施例においては、本
発明に基づいて、ドレイン領域４０７の上側に自己整合
したトンネル絶縁膜領域４１１を形成している。図６に
示した実施例においては、第一方向においてセルを横断
して延在する多結晶シリコン層４１７によってワードラ
インが形成されており、且つ該セルのソース４０６及び
ドレイン４０７はそのワードラインと垂直に延在するＮ
＋領域として形成されている。図６のフラッシュＥＥＰ
ＲＯＭセルは、トンネル絶縁膜４１１を介してのフロー
ティングゲート４０８とドレイン４０７との間のキャリ
アのトンネル動作により書込み及び消去が行なわれる。
図７は、図６のフラッシュＥＥＰＲＯＭセルを示した概
略図である。
が所望とされる場合の非揮発性メモリセルの任意のタイ
プのものに対して有用である。例えば、図６は本発明の
別の実施例に基づいて構成されたフラッシュメモリセル
の概略断面を示している。図６の実施例においては、本
発明に基づいて、ドレイン領域４０７の上側に自己整合
したトンネル絶縁膜領域４１１を形成している。図６に
示した実施例においては、第一方向においてセルを横断
して延在する多結晶シリコン層４１７によってワードラ
インが形成されており、且つ該セルのソース４０６及び
ドレイン４０７はそのワードラインと垂直に延在するＮ
＋領域として形成されている。図６のフラッシュＥＥＰ
ＲＯＭセルは、トンネル絶縁膜４１１を介してのフロー
ティングゲート４０８とドレイン４０７との間のキャリ
アのトンネル動作により書込み及び消去が行なわれる。
図７は、図６のフラッシュＥＥＰＲＯＭセルを示した概
略図である。
【００３２】従って、本発明によれば、非常に小さな表
面積のトンネル絶縁膜領域を形成することを可能とする
新規な方法及び構成体が提供され、その際に集積回路の
集積度を改善し且つ結合比を増加させることを可能とし
ている。このトンネル絶縁膜領域は、セルのドレイン端
部に対して自己整合して形成され、従ってセル性能はフ
ローティングゲートポリシリコンに対するトンネル酸化
膜の不整合によって影響を受けることはない。更に、ド
レイン接合は、比較的薄いトンネル酸化膜ではなく、比
較的厚いゲート酸化膜で終端している。このことは、ゲ
ート酸化膜の電界を減少させることにより、ドレイン接
合のゲート動作型ブレークダウン電圧を著しく増加させ
ることを可能としている。
面積のトンネル絶縁膜領域を形成することを可能とする
新規な方法及び構成体が提供され、その際に集積回路の
集積度を改善し且つ結合比を増加させることを可能とし
ている。このトンネル絶縁膜領域は、セルのドレイン端
部に対して自己整合して形成され、従ってセル性能はフ
ローティングゲートポリシリコンに対するトンネル酸化
膜の不整合によって影響を受けることはない。更に、ド
レイン接合は、比較的薄いトンネル酸化膜ではなく、比
較的厚いゲート酸化膜で終端している。このことは、ゲ
ート酸化膜の電界を減少させることにより、ドレイン接
合のゲート動作型ブレークダウン電圧を著しく増加させ
ることを可能としている。
【００３３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。例えば、上述した実施例においては、フローティン
グゲート物質及びフローティングゲート延長部の物質と
して多結晶シリコンを使用した場合について説明した
が、フローティングゲートとして使用するのに適したそ
の他の物質を使用することも可能である。同様に、好適
実施例においては、トンネル絶縁膜は酸化物として説明
したが、例えば窒化物又は酸化物と窒化物の組合わせな
どのようなその他の絶縁物体をトンネル絶縁膜を包含し
ＥＥＰＲＯＭセル内のその他の絶縁膜として使用するこ
とが可能である。更に理解すべきことであるが、フロー
ティングゲート電極及びフローティングゲート電極延長
部を形成するステップは、更に、一つ又はそれ以上の電
気的相互接続層を同時的に形成するために使用すること
も可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。例えば、上述した実施例においては、フローティン
グゲート物質及びフローティングゲート延長部の物質と
して多結晶シリコンを使用した場合について説明した
が、フローティングゲートとして使用するのに適したそ
の他の物質を使用することも可能である。同様に、好適
実施例においては、トンネル絶縁膜は酸化物として説明
したが、例えば窒化物又は酸化物と窒化物の組合わせな
どのようなその他の絶縁物体をトンネル絶縁膜を包含し
ＥＥＰＲＯＭセル内のその他の絶縁膜として使用するこ
とが可能である。更に理解すべきことであるが、フロー
ティングゲート電極及びフローティングゲート電極延長
部を形成するステップは、更に、一つ又はそれ以上の電
気的相互接続層を同時的に形成するために使用すること
も可能である。
【図１ａ】 典型的な従来のＥＥＰＲＯＭメモリセルを
示した概略平面図。
示した概略平面図。
【図１ｂ】 図１ａの従来のＥＥＰＲＯＭメモリセルの
概略断面図。
概略断面図。
【図１ｃ】 図１ａの構成の種々の容量を示した概略
図。
図。
【図２】 図１ａの構成の書込み動作を示した概略図。
【図３ａ】 小さな寸法のトンネル酸化膜領域を形成す
る従来技術の一つを示した概略図。
る従来技術の一つを示した概略図。
【図３ｂ】 小さな寸法のトンネル酸化膜領域を形成す
る別の従来技術を示した概略図。
る別の従来技術を示した概略図。
【図３ｃ】 小さな寸法のトンネル酸化膜領域を形成す
る更に別の従来技術を示した概略図。
る更に別の従来技術を示した概略図。
【図３ｄ】 図３ａの典型的な従来のＥＥＰＲＯＭセル
を示した概略断面図。
を示した概略断面図。
【図４ａ】 本発明の一実施例に基づいてＥＥＰＲＯＭ
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
【図４ｂ】 本発明の一実施例に基づいてＥＥＰＲＯＭ
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
【図４ｃ】 本発明の一実施例に基づいてＥＥＰＲＯＭ
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
【図４ｄ】 本発明の一実施例に基づいてＥＥＰＲＯＭ
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
【図４ｅ】 本発明の一実施例に基づいてＥＥＰＲＯＭ
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
【図４ｆ】 本発明の一実施例に基づいてＥＥＰＲＯＭ
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
【図４ｇ】 本発明の一実施例に基づいてＥＥＰＲＯＭ
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの１段階における状態を
示した概略断面図。
【図５ａ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｂ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｃ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｄ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｅ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｆ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｇ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｈ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｉ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｊ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｋ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｌ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図５ｍ】 本発明の別の実施例に基づいて構成したＥ
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
ＥＰＲＯＭメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図６】 本発明の別の実施例に基づいて構成されたメ
モリトランジスタとアクセストランジスタとを具備する
フラッシュＥＥＰＲＯＭメモリセルを示した概略断面
図。
モリトランジスタとアクセストランジスタとを具備する
フラッシュＥＥＰＲＯＭメモリセルを示した概略断面
図。
【図７】 図５の構成において示した回路を示した概略
図。
図。
４０１ 基板 ４０２ フィールド酸化膜 ４０３ ゲート絶縁膜 ４０７ ドレイン領域 ４０８ フローティングゲート ４１１ トンネル絶縁膜領域 ４１５ ゲート延長部 ４１７ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル ジェイ． ハート アメリカ合衆国， カリフォルニア 94303， パロ アルト， グリアー 642 (72)発明者 フィリップ ジョン カチャレリス アメリカ合衆国， カリフォルニア 94025， メンロ パーク， オコーノー 2170
Claims (24)
- 【請求項１】 第一及び第二ソース／ドレイン領域と、
第一側部が前記第一ソース／ドレイン領域に隣接してお
り且つ第二側部が前記第二ソース／ドレイン領域に隣接
しているチャンネルと、フローティングゲート電極と、
トンネル絶縁膜とを有する半導体装置の製造方法におい
て、半導体基板上にゲート絶縁層を形成し、前記ゲート
絶縁層上にフローティングゲート電極を形成し、前記第
一ソース／ドレイン領域上にトンネル絶縁層を形成し、
少なくとも前記チャンネルの前記第一側部上の前記フロ
ーティングゲート電極の部分に隣接して前記トンネル絶
縁層上にフローティングゲート電極延長部を形成し、前
記フローティングゲート電極延長部によって被覆されて
いない前記第一ソース／ドレイン領域の部分の上により
厚い絶縁層を形成する、上記各ステップを有することを
特徴とする方法。 - 【請求項２】 請求項１において、前記フローティング
ゲート電極延長部が、前記フローティングゲート電極の
前記第二ソース／ドレイン側及び前記ゲート電極の前記
第一ソース／ドレイン側上に形成することを特徴とする
方法。 - 【請求項３】 請求項１において、前記フローティング
ゲート電極及び前記フローティングゲート電極延長部が
多結晶シリコンを有することを特徴とする方法。 - 【請求項４】 請求項１において、前記フローティング
ゲート電極延長部を形成するステップが、前記装置上に
導電物質層を形成し、且つ前記導電物質層をエッチング
してその際に前記フローティングゲート電極延長部を残
存させることを特徴とする方法。 - 【請求項５】 請求項４において、前記導電物質層が多
結晶シリコンを有することを特徴とする方法。 - 【請求項６】 請求項４において、前記エッチングステ
ップが非等方的エッチングステップを有することを特徴
とする方法。 - 【請求項７】 請求項５において、前記エッチングステ
ップが非等方的エッチングステップを有することを特徴
とする方法。 - 【請求項８】 請求項１において、更に、前記フローテ
ィングゲート電極及び前記フローティングゲート電極延
長部上にゲート間絶縁層を形成し、且つ前記ゲート間絶
縁層上に制御ゲートを形成する、上記各ステップを有す
ることを特徴とする方法。 - 【請求項９】 請求項１において、前記フローティング
ゲート電極延長部を形成するステップが、前記フローテ
ィングゲート電極の上部及び側部上に絶縁層を形成し、
少なくとも前記フローティングゲート電極の側部の一部
から前記絶縁層を除去し、且つ前記第一ソース／ドレイ
ン領域に隣接する前記フローティングゲート電極延長部
が前記フローティングゲート電極と電気的に結合される
ように少なくとも前記第一ソース／ドレイン領域に隣接
する前記フローティングゲート電極の前記側部の一部上
に前記フローティングゲート電極延長部を形成する、上
記各ステップを有することを特徴とする方法。 - 【請求項１０】 請求項１において、前記フローティン
グゲート電極延長部を形成するステップが、前記フロー
ティングゲート電極の上部及び側部上に絶縁層を形成
し、前記第一ソース／ドレイン領域に隣接する前記フロ
ーティングゲート電極延長部が前記フローティングゲー
ト電極へ電気的に結合されないように少なくとも前記第
一ソース／ドレイン領域に隣接する前記フローティング
ゲート電極の前記側部上に前記フローティングゲート電
極延長部を形成し、少なくとも前記フローティングゲー
ト電極延長部上に絶縁層を形成し、前記フローティング
ゲート電極延長部、フローティングゲート電極及び絶縁
層の端部を露出させるために前記絶縁層とフローティン
グゲート電極とフローティングゲート電極延長部とをパ
ターニングし、且つ前記フローティングゲート電極と前
記フローティングゲート電極延長部とを電気的に結合さ
せるために電気的接続領域を形成する、上記各ステップ
を有することを特徴とする方法。 - 【請求項１１】 請求項１０において、前記フローティ
ングゲート電極延長部、フローティングゲート電極及び
絶縁層の端部を露出させるために前記フローティングゲ
ート電極延長部、フローティングゲート電極及び絶縁層
をパターニングするステップが、前記第一及び第二ソー
ス／ドレイン領域の間に延在する前記チャンネル領域と
実質的に平行な方向において前記フローティングゲート
電極延長部、フローティングゲート電極及び絶縁層の端
部を露出するステップを有することを特徴とする方法。 - 【請求項１２】 請求項１０において、少なくとも前記
フローティングゲート電極延長部上に絶縁層を形成する
前記ステップが、前記第一ソース／ドレイン領域の少な
くとも一部の上に絶縁層を形成するステップを有するこ
とを特徴とする方法。 - 【請求項１３】 請求項１２において、前記電気的接続
領域を形成するステップが、前記第一ソース／ドレイン
領域の前記一部の上で前記絶縁層の少なくとも一部の上
にも電気的接続領域を形成するステップを有することを
特徴とする方法。 - 【請求項１４】 請求項１０において、前記電気的接続
領域を形成するステップが、前記フローティングゲート
電極の少なくとも一部と及び前記フローティングゲート
電極延長部の少なくとも一部と電気的接触状態にあるよ
うに導電性物質層を形成し、前記フローティングゲート
電極の少なくとも一部と前記フローティングゲート電極
延長部の少なくとも一部と電気的接続状態を維持したま
ま前記導電物質層をパターニングする、上記各ステップ
を有することを特徴とする方法。 - 【請求項１５】 請求項１４において、前記パターニン
グステップが、前記導電物質層を非等方的にエッチング
するステップを有することを特徴とする方法。 - 【請求項１６】 半導体構成体において、第一及び第二
ソース／ドレイン領域が設けられており、第一側部が前
記第一ソース／ドレイン領域と隣接しており且つ第二側
部が前記第二ソース／ドレイン領域と隣接しているチャ
ンネルが設けられており、前記半導体基板上に形成され
たゲート絶縁層が設けられており、前記ゲート絶縁層上
に形成されたフローティングゲート電極が設けられてお
り、前記第一ソース／ドレイン領域上に形成されたトン
ネル絶縁層が設けられており、少なくとも前記チャンネ
ルの前記第一側部上の前記フローティングゲート電極の
部分に隣接して前記トンネル絶縁層上に形成されたフロ
ーティングゲート電極延長部が設けられており、前記フ
ローティングゲート電極延長部によって被覆されていな
い前記第一ソース／ドレイン領域の部分の上に形成され
た一層厚い絶縁層が設けられていることを特徴とする構
成体。 - 【請求項１７】 請求項１６において、前記フローティ
ングゲート電極延長部が、前記フローティングゲート電
極の前記第二ソース／ドレイン側部及び前記ゲート電極
の前記第一ソース／ドレイン側部上に形成されているこ
とを特徴とする構成体。 - 【請求項１８】 請求項１６において、前記フローティ
ングゲート電極及び前記フローティングゲート電極延長
部が多結晶シリコンを有することを特徴とする構成体。 - 【請求項１９】 請求項１６において、更に、前記フロ
ーティングゲート電極及び前記フローティングゲート電
極延長部上に形成されたゲート間絶縁層が設けられてお
り、前記ゲート間絶縁層上に形成された制御ゲートが設
けられていることを特徴とする構成体。 - 【請求項２０】 請求項１６において、更に、前記フロ
ーティングゲート電極の上部及び側部上に形成された絶
縁層が設けられており、前記フローティングゲート電極
の側部の少なくとも一部を露出する開口が前記絶縁層内
に設けられており、前記第一ソース／ドレイン領域に隣
接する前記フローティングゲート電極延長部が前記フロ
ーティングゲート電極へ電気的に結合されているように
前記フローティングゲート電極延長部が前記第一ソース
／ドレイン領域に隣接する前記フローティングゲート電
極の前記側部の少なくとも一部の上に形成されているこ
とを特徴とする構成体。 - 【請求項２１】 請求項１６において、更に、前記フロ
ーティングゲート電極延長部が前記フローティングゲー
ト電極へ電気的に結合されることがないように前記フロ
ーティングゲート電極の上部及び側部上に絶縁層が形成
されており、前記フローティングゲート電極の端部を露
出すべくパターン形成され且つ少なくとも前記フローテ
ィングゲート電極延長部上に絶縁層が設けられており、
前記フローティングゲート電極及び前記フローティング
ゲート電極延長部が電気的に結合される電気的接続領域
が設けられていることを特徴とする構成体。 - 【請求項２２】 請求項２１において、前記フローティ
ングゲート電極の露出端部が、前記第一及び第二ソース
／ドレイン領域の間に延在する前記チャンネル領域に対
して実質的に平行な方向に位置されていることを特徴と
する構成体。 - 【請求項２３】 請求項２１において、前記絶縁層が、
更に、前記第一ソース／ドレイン領域の少なくとも一部
の上に形成されていることを特徴とする構成体。 - 【請求項２４】 請求項２３において、前記電気的接続
領域が、更に、前記第一ソース／ドレイン領域の前記一
部の上で前記絶縁層の少なくとも一部の上に形成されて
いることを特徴とする構成体。
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| US598221 | 1990-10-16 |
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