JPH0621469A - 多結晶シリコンスペーサトンネル領域を使用した非揮発性メモリセル - Google Patents
多結晶シリコンスペーサトンネル領域を使用した非揮発性メモリセルInfo
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- JPH0621469A JPH0621469A JP3265146A JP26514691A JPH0621469A JP H0621469 A JPH0621469 A JP H0621469A JP 3265146 A JP3265146 A JP 3265146A JP 26514691 A JP26514691 A JP 26514691A JP H0621469 A JPH0621469 A JP H0621469A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 48
- 125000006850 spacer group Chemical group 0.000 title description 5
- 238000007667 floating Methods 0.000 claims abstract description 131
- 238000000034 method Methods 0.000 claims abstract description 57
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims description 28
- 230000008878 coupling Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 10
- 238000005859 coupling reaction Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims 6
- 238000000059 patterning Methods 0.000 claims 3
- 230000008569 process Effects 0.000 abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 238000010420 art technique Methods 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000002179 total cell area Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】 (修正有)
【目的】 極めて小さな表面積を持ったトンネル絶縁膜
領域411をEEPROMメモリトランジスタ内に形成
する方法及び構成体を提供する。 【構成】 ゲート絶縁層403の上に従来の態様でフロ
ーティングゲート領域408を形成する。ホトリソグラ
フィ技術を使用してドレイン領域407を露出させ且つ
それからゲート絶縁膜を除去する。次いで、露出したド
レイン領域上にトンネル絶縁膜411の薄い層を形成す
る。次いで、多結晶シリコンからなる薄い層を形成し且
つエッチングして前に形成したフローティングゲートの
端部に沿って多結晶シリコンからなる非常に幅狭のフロ
ーティングゲート延長部415を形成する。この様にし
て形成されドレイン領域の上側に存在するフローティン
グゲート延長部は、薄いトンネル絶縁膜411によって
ドレイン領域から分離されている。
領域411をEEPROMメモリトランジスタ内に形成
する方法及び構成体を提供する。 【構成】 ゲート絶縁層403の上に従来の態様でフロ
ーティングゲート領域408を形成する。ホトリソグラ
フィ技術を使用してドレイン領域407を露出させ且つ
それからゲート絶縁膜を除去する。次いで、露出したド
レイン領域上にトンネル絶縁膜411の薄い層を形成す
る。次いで、多結晶シリコンからなる薄い層を形成し且
つエッチングして前に形成したフローティングゲートの
端部に沿って多結晶シリコンからなる非常に幅狭のフロ
ーティングゲート延長部415を形成する。この様にし
て形成されドレイン領域の上側に存在するフローティン
グゲート延長部は、薄いトンネル絶縁膜411によって
ドレイン領域から分離されている。
Description
【0001】
【産業上の利用分野】本発明は、非揮発性半導体メモリ
セルに関するものであって、更に詳細には、極めて小さ
なセル寸法及び高い結合比を与えるために小さなトンネ
ル酸化物領域を形成するための多結晶シリコンスペーサ
を使用した非揮発性メモリセルに関するものである。
セルに関するものであって、更に詳細には、極めて小さ
なセル寸法及び高い結合比を与えるために小さなトンネ
ル酸化物領域を形成するための多結晶シリコンスペーサ
を使用した非揮発性メモリセルに関するものである。
【0002】
【従来の技術】非揮発性メモリセルは従来公知であり、
且つ電荷を格納したり除去したりすることが可能なフロ
ーティングゲート領域を有している。フローティングゲ
ート上に存在する電荷は制御ゲートスレッシュホールド
電圧を変化させ、該制御ゲートスレッシュホールド電圧
はメモリセルトランジスタをターンオンさせるために制
御ゲートへ印加されねばならない。電気的に消去可能な
書込み可能リードオンリーメモリ(EEPROM)の場
合、薄いトンネル動作用絶縁膜を介してのファウラ−ノ
ルトハイムトンネル動作か又はホットキャリア注入の何
れかによって、フローティングゲートへ電荷が格納され
又フローティングゲートから電荷が除去される。ファウ
ラ−ノルトハイムトンネル動作を使用する装置の場合、
EEPROMセルの製造において小さなトンネル酸化物
領域の形成は臨界的ステップである。
且つ電荷を格納したり除去したりすることが可能なフロ
ーティングゲート領域を有している。フローティングゲ
ート上に存在する電荷は制御ゲートスレッシュホールド
電圧を変化させ、該制御ゲートスレッシュホールド電圧
はメモリセルトランジスタをターンオンさせるために制
御ゲートへ印加されねばならない。電気的に消去可能な
書込み可能リードオンリーメモリ(EEPROM)の場
合、薄いトンネル動作用絶縁膜を介してのファウラ−ノ
ルトハイムトンネル動作か又はホットキャリア注入の何
れかによって、フローティングゲートへ電荷が格納され
又フローティングゲートから電荷が除去される。ファウ
ラ−ノルトハイムトンネル動作を使用する装置の場合、
EEPROMセルの製造において小さなトンネル酸化物
領域の形成は臨界的ステップである。
【0003】典型的なEEPROMセルのレイアウト
を、平面図及び断面図の形態で図1a及び図1bにそれ
ぞれ示してあり、更に図1cには等価回路が示されてお
り、それはセルの容量をモデル化したものである。図1
a及び図1bを参照すると、基板101はP型基板又は
基板内のウエル領域である。EEPROMセル100
は、メモリトランジスタ105とアクセストランジスタ
106とを有している。N型領域102はメモリトラン
ジスタ105のソースとして作用し、N型領域103は
メモリトランジスタ105のドレイン及びアクセストラ
ンジスタ106のソースとして作用し、且つN型領域1
04はアクセストランジスタ106のドレインとして作
用する。メモリトランジスタ105のチャンネル領域1
09及びアクセストランジスタ106のチャンネル領域
113の上には、典型的には酸化物からなるゲート酸化
膜108が設けられている。その上には、メモリトラン
ジスタ105のフローティングゲートとして作用する多
結晶シリコンからなる第一層107が設けられている。
メモリトランジスタ105のフローティングゲート10
7とドレイン103との間に薄いトンネル酸化膜110
が設けられており、それは、典型的に、約80乃至10
0Åの厚さに形成されており、且つ約1平方ミクロンの
面積を占有する。フローティングゲート107の上方に
はゲート間絶縁膜114が設けられている。例えば、多
結晶シリコンの第二層はメモリトランジスタ105の制
御ゲート115及びアクセストランジスタ106のゲー
ト112として作用する。本装置全体は、例えば、上側
に存在するメタリゼーション層(不図示)による電気的
アクセスのために形成されている電気的コンタクト11
7を除いて、絶縁層116で被覆されている。
を、平面図及び断面図の形態で図1a及び図1bにそれ
ぞれ示してあり、更に図1cには等価回路が示されてお
り、それはセルの容量をモデル化したものである。図1
a及び図1bを参照すると、基板101はP型基板又は
基板内のウエル領域である。EEPROMセル100
は、メモリトランジスタ105とアクセストランジスタ
106とを有している。N型領域102はメモリトラン
ジスタ105のソースとして作用し、N型領域103は
メモリトランジスタ105のドレイン及びアクセストラ
ンジスタ106のソースとして作用し、且つN型領域1
04はアクセストランジスタ106のドレインとして作
用する。メモリトランジスタ105のチャンネル領域1
09及びアクセストランジスタ106のチャンネル領域
113の上には、典型的には酸化物からなるゲート酸化
膜108が設けられている。その上には、メモリトラン
ジスタ105のフローティングゲートとして作用する多
結晶シリコンからなる第一層107が設けられている。
メモリトランジスタ105のフローティングゲート10
7とドレイン103との間に薄いトンネル酸化膜110
が設けられており、それは、典型的に、約80乃至10
0Åの厚さに形成されており、且つ約1平方ミクロンの
面積を占有する。フローティングゲート107の上方に
はゲート間絶縁膜114が設けられている。例えば、多
結晶シリコンの第二層はメモリトランジスタ105の制
御ゲート115及びアクセストランジスタ106のゲー
ト112として作用する。本装置全体は、例えば、上側
に存在するメタリゼーション層(不図示)による電気的
アクセスのために形成されている電気的コンタクト11
7を除いて、絶縁層116で被覆されている。
【0004】EEPROMセル100は、トンネル酸化
膜110を横断して約10MV/cmの電界を印加する
ことによりプログラム即ち書込みが行なわれ且つ消去が
行なわれ、その際に、電界の極性に依存して、電子がト
ンネル酸化膜110を介してフローティングゲート10
7へ向かって移動されるか又はそれから除去される。図
2は図1bのメモリトランジスタ105及びそれと直列
するアクセストランジスタ106を示した概略図であ
り、適宜の電圧が印加されて、トンネル酸化膜110
(図1b)を介してのトンネル動作によりフローティン
グゲート107上に電子を格納させることによりメモリ
セル105を消去させている。フローティングゲート1
07への又はそれから離れる方向へ電子を移動させるた
めにトンネル酸化膜110を横断して印加される電圧
は、書込み(プログラミング)電圧Vppと、EEPRO
Mセルの種々の要素の容量(図1c)によって決定され
る結合比とに依存している。従って、書込み又は消去期
間中のフローティングゲートの電圧Vfgは次式に等しく
なる。 Vfg=γ・Vpp (1) 尚、結合比γは、次式で表わされる。 γ=CIpox/(CIpox+Cs +Csub +Cd +Ctunox ) (2) 尚、CIpox=制御ゲート115とフローティングゲート
107との間の容量 Cs =フローティングゲート107とソース102との
間の容量 Csub =フローティングゲート107と基板101との
間の容量 Cd =ドレイン103上の厚い絶縁膜120を介しての
フローティングゲート107とドレイン103との間の
容量 Ctunox =トンネル酸化膜110を介してのフローティ
ングゲート107とドレイン103との間の容量 従って、式(1)から理解される如く、強力な書込み及
び消去のためには、書込み/消去電圧Vppは大きな値と
すべきであり、且つ結合比γを大きな値とすべきであ
る。
膜110を横断して約10MV/cmの電界を印加する
ことによりプログラム即ち書込みが行なわれ且つ消去が
行なわれ、その際に、電界の極性に依存して、電子がト
ンネル酸化膜110を介してフローティングゲート10
7へ向かって移動されるか又はそれから除去される。図
2は図1bのメモリトランジスタ105及びそれと直列
するアクセストランジスタ106を示した概略図であ
り、適宜の電圧が印加されて、トンネル酸化膜110
(図1b)を介してのトンネル動作によりフローティン
グゲート107上に電子を格納させることによりメモリ
セル105を消去させている。フローティングゲート1
07への又はそれから離れる方向へ電子を移動させるた
めにトンネル酸化膜110を横断して印加される電圧
は、書込み(プログラミング)電圧Vppと、EEPRO
Mセルの種々の要素の容量(図1c)によって決定され
る結合比とに依存している。従って、書込み又は消去期
間中のフローティングゲートの電圧Vfgは次式に等しく
なる。 Vfg=γ・Vpp (1) 尚、結合比γは、次式で表わされる。 γ=CIpox/(CIpox+Cs +Csub +Cd +Ctunox ) (2) 尚、CIpox=制御ゲート115とフローティングゲート
107との間の容量 Cs =フローティングゲート107とソース102との
間の容量 Csub =フローティングゲート107と基板101との
間の容量 Cd =ドレイン103上の厚い絶縁膜120を介しての
フローティングゲート107とドレイン103との間の
容量 Ctunox =トンネル酸化膜110を介してのフローティ
ングゲート107とドレイン103との間の容量 従って、式(1)から理解される如く、強力な書込み及
び消去のためには、書込み/消去電圧Vppは大きな値と
すべきであり、且つ結合比γを大きな値とすべきであ
る。
【0005】初期のEEPROM装置においては、高い
書込み及び消去電圧を印加するためにユーザが外部ピン
を使用することが可能であった。このことは、集積回路
パッケージ上に一つ又はそれ以上のピンを必要とし、且
つそのEEPROMを使用するシステムが高い書込み/
消去電圧を供給することを必要とするという欠点を有し
ている。より最近のEEPROM装置は、装置に電力を
供給する電圧Vccよりも一層高い書込み/消去電圧をそ
れ自身が発生する回路を集積回路上に有している。しか
しながら、ほとんどのEEPROM技術においては、電
源電圧Vccから集積回路によって発生することが可能な
書込み/消去電圧に関して上限が存在している。このこ
とは、結合比γがEEPROMセルに対する顕著な良度
指数であることを意味している。なぜならば、低い結合
比γを有するEEPROMセルは、適切な書込み及び消
去のためにより高い書込み/消去電圧Vppを必要とする
からである。ほとんどのEEPROMセルレイアウトに
おいて、トンネル酸化膜領域の容量は、EEPROMセ
ルの結合比を決定する場合の主要な要因である。なぜな
らば、式(2)から理解される如く、トンネル酸化膜容
量Ctunox が高ければ高いほど、結合比γがより劣って
いるからである。その結果、トンネル酸化膜領域の表面
積を最小とすべく多大な注意が払われ、その際にトンネ
ル酸化膜領域と関連する容量を最小とさせる。
書込み及び消去電圧を印加するためにユーザが外部ピン
を使用することが可能であった。このことは、集積回路
パッケージ上に一つ又はそれ以上のピンを必要とし、且
つそのEEPROMを使用するシステムが高い書込み/
消去電圧を供給することを必要とするという欠点を有し
ている。より最近のEEPROM装置は、装置に電力を
供給する電圧Vccよりも一層高い書込み/消去電圧をそ
れ自身が発生する回路を集積回路上に有している。しか
しながら、ほとんどのEEPROM技術においては、電
源電圧Vccから集積回路によって発生することが可能な
書込み/消去電圧に関して上限が存在している。このこ
とは、結合比γがEEPROMセルに対する顕著な良度
指数であることを意味している。なぜならば、低い結合
比γを有するEEPROMセルは、適切な書込み及び消
去のためにより高い書込み/消去電圧Vppを必要とする
からである。ほとんどのEEPROMセルレイアウトに
おいて、トンネル酸化膜領域の容量は、EEPROMセ
ルの結合比を決定する場合の主要な要因である。なぜな
らば、式(2)から理解される如く、トンネル酸化膜容
量Ctunox が高ければ高いほど、結合比γがより劣って
いるからである。その結果、トンネル酸化膜領域の表面
積を最小とすべく多大な注意が払われ、その際にトンネ
ル酸化膜領域と関連する容量を最小とさせる。
【0006】図3a乃至図3cは、EEPROMメモリ
トランジスタにおけるトンネル酸化膜領域を画定するた
めの三つの別の従来技術を示した概略平面図である。図
3aにおいて、トンネル酸化膜領域303は、フローテ
ィングゲート302の下側に存在するゲート酸化膜30
1内に刻設された最小特徴部としての孔として画定され
ている。図3bにおいては、トンネル酸化膜領域303
は、フローティングゲートとして作用する多結晶シリコ
ンからなる第一層302と、多結晶シリコン層302の
下側に存在するゲート酸化膜301内の刻設部304と
の交差部によって画定されている。図3cにおいては、
トンネル酸化膜領域303は、ゲート絶縁層301内に
刻設されたストリップ304と拡散領域のストリップ3
05との間の交差部によって画定されている。図3a乃
至図3cに示した各技術は、フローティングゲート下側
に存在するトンネル酸化膜領域の面積を最小とすること
を目的としている。図3a乃至図3cの従来技術に従っ
て与えられるトンネル酸化膜領域の最小面積は、与えら
れた製造プロセスを使用してプリントすることの可能な
最小特徴寸法の二乗にほぼ等しい。従って、最小特徴寸
法が1ミクロンである製造プロセスの場合、図3a乃至
図3cの技術に従って形成されるトンネル酸化膜領域の
最小面積は約1平方ミクロンである。
トランジスタにおけるトンネル酸化膜領域を画定するた
めの三つの別の従来技術を示した概略平面図である。図
3aにおいて、トンネル酸化膜領域303は、フローテ
ィングゲート302の下側に存在するゲート酸化膜30
1内に刻設された最小特徴部としての孔として画定され
ている。図3bにおいては、トンネル酸化膜領域303
は、フローティングゲートとして作用する多結晶シリコ
ンからなる第一層302と、多結晶シリコン層302の
下側に存在するゲート酸化膜301内の刻設部304と
の交差部によって画定されている。図3cにおいては、
トンネル酸化膜領域303は、ゲート絶縁層301内に
刻設されたストリップ304と拡散領域のストリップ3
05との間の交差部によって画定されている。図3a乃
至図3cに示した各技術は、フローティングゲート下側
に存在するトンネル酸化膜領域の面積を最小とすること
を目的としている。図3a乃至図3cの従来技術に従っ
て与えられるトンネル酸化膜領域の最小面積は、与えら
れた製造プロセスを使用してプリントすることの可能な
最小特徴寸法の二乗にほぼ等しい。従って、最小特徴寸
法が1ミクロンである製造プロセスの場合、図3a乃至
図3cの技術に従って形成されるトンネル酸化膜領域の
最小面積は約1平方ミクロンである。
【0007】与えられた製造プロセスにおいてプリント
することの可能な最小幾何学的形状の二乗程度の大きさ
である面積を有するトンネル酸化膜領域を与えること
は、該トンネル酸化膜領域と関連する容量を減少する上
で有用であるが、該トンネル酸化膜領域と関連する容量
を更に最小とすることが極めて望ましい。従って、トン
ネル酸化膜領域と関連する表面積を最小とする別の技術
を見付けることが望ましい。
することの可能な最小幾何学的形状の二乗程度の大きさ
である面積を有するトンネル酸化膜領域を与えること
は、該トンネル酸化膜領域と関連する容量を減少する上
で有用であるが、該トンネル酸化膜領域と関連する容量
を更に最小とすることが極めて望ましい。従って、トン
ネル酸化膜領域と関連する表面積を最小とする別の技術
を見付けることが望ましい。
【0008】注意すべきことであるが、図3a乃至図3
cに示したトンネル酸化膜領域を形成する従来技術の全
ては、かなりの量の表面積を占有している。一例とし
て、図3dは、トンネル領域を形成するために図3aに
示した技術を使用する従来のEEPROMセルの断面を
示している。このセルにおいて、トンネル酸化膜領域と
関連する構成、及びN+領域と、ポリ(多結晶シリコ
ン)1領域及びポリ2領域の関連するオーバーラップ部
分は、図3dにおいてL1として示した空間を占有して
いる。このL1は、プロセスの最小幾何学的寸法の4倍
として推定することが妥当である(即ち、1ミクロンプ
ロセスにおいては全体で4ミクロン)。セルの幅は、典
型的に、5ミクロンの場合があり、従ってトンネル酸化
膜構成と関連する全体的なセル面積は、1ミクロンプロ
セスの場合、20平方ミクロンの場合がある。この面積
は、セル面積全体のかなりの割合を表わしており、従っ
て必要とされる面積を減少させることが極めて望まし
い。
cに示したトンネル酸化膜領域を形成する従来技術の全
ては、かなりの量の表面積を占有している。一例とし
て、図3dは、トンネル領域を形成するために図3aに
示した技術を使用する従来のEEPROMセルの断面を
示している。このセルにおいて、トンネル酸化膜領域と
関連する構成、及びN+領域と、ポリ(多結晶シリコ
ン)1領域及びポリ2領域の関連するオーバーラップ部
分は、図3dにおいてL1として示した空間を占有して
いる。このL1は、プロセスの最小幾何学的寸法の4倍
として推定することが妥当である(即ち、1ミクロンプ
ロセスにおいては全体で4ミクロン)。セルの幅は、典
型的に、5ミクロンの場合があり、従ってトンネル酸化
膜構成と関連する全体的なセル面積は、1ミクロンプロ
セスの場合、20平方ミクロンの場合がある。この面積
は、セル面積全体のかなりの割合を表わしており、従っ
て必要とされる面積を減少させることが極めて望まし
い。
【0009】
【発明が解決しようとする課題】本発明は、従来のリソ
グラフィによって画定可能なものよりもより小さな寸法
のメモリセル内にトンネル酸化膜領域を形成する技術を
提供することである。本発明の別の目的とするところ
は、従来のプロセス技術によって寸法をかなり厳しい公
差へ制御することが可能なトンネル領域を形成する技術
を提供することである。本発明の更に別の目的とすると
ころは、メモリセルの寸法を著しく減少させるために、
トンネル酸化膜領域を形成する従来技術に関連するオー
バーラップ及び間隔基準の寸法を減少させることであ
る。
グラフィによって画定可能なものよりもより小さな寸法
のメモリセル内にトンネル酸化膜領域を形成する技術を
提供することである。本発明の別の目的とするところ
は、従来のプロセス技術によって寸法をかなり厳しい公
差へ制御することが可能なトンネル領域を形成する技術
を提供することである。本発明の更に別の目的とすると
ころは、メモリセルの寸法を著しく減少させるために、
トンネル酸化膜領域を形成する従来技術に関連するオー
バーラップ及び間隔基準の寸法を減少させることであ
る。
【0010】
【課題を解決するための手段】本発明によれば、従来の
ホトリソグラフィ技術を使用して可能なものよりも著し
く小さな極めて小さな表面積を持ったトンネル絶縁領域
をEEPROMメモリトランジスタ内に形成する新規な
方法及び構成体が提供される。本発明によれば、ゲート
絶縁層の上に従来の態様でフローティングゲート領域が
形成される。次いで、ホトリソグラフィ技術を使用し且
つゲート絶縁膜を除去することによりドレイン領域を露
出させる。次いで、露出したドレイン領域上に薄いトン
ネル絶縁層を形成する。次いで、薄い多結晶シリコン層
を形成し且つエッチングして、前に形成したフローティ
ングゲートの端部に沿って多結晶シリコンからなる非常
に幅狭のフローティングゲート電極延長部を形成する。
ドレイン領域の上側に存在するこの様にして形成された
フローティングゲート延長部は、薄いトンネル絶縁膜に
よってドレイン領域から分離されている。次いで、フロ
ーティングゲート延長部の下側に存在するトンネル絶縁
膜よりも一層大きな厚さを有する絶縁膜をドレイン領域
上に与えるために、該装置上に絶縁膜を形成する。
ホトリソグラフィ技術を使用して可能なものよりも著し
く小さな極めて小さな表面積を持ったトンネル絶縁領域
をEEPROMメモリトランジスタ内に形成する新規な
方法及び構成体が提供される。本発明によれば、ゲート
絶縁層の上に従来の態様でフローティングゲート領域が
形成される。次いで、ホトリソグラフィ技術を使用し且
つゲート絶縁膜を除去することによりドレイン領域を露
出させる。次いで、露出したドレイン領域上に薄いトン
ネル絶縁層を形成する。次いで、薄い多結晶シリコン層
を形成し且つエッチングして、前に形成したフローティ
ングゲートの端部に沿って多結晶シリコンからなる非常
に幅狭のフローティングゲート電極延長部を形成する。
ドレイン領域の上側に存在するこの様にして形成された
フローティングゲート延長部は、薄いトンネル絶縁膜に
よってドレイン領域から分離されている。次いで、フロ
ーティングゲート延長部の下側に存在するトンネル絶縁
膜よりも一層大きな厚さを有する絶縁膜をドレイン領域
上に与えるために、該装置上に絶縁膜を形成する。
【0011】この様にしてフローティングゲートトラン
ジスタが形成され、トンネル絶縁膜はフローティングゲ
ート延長部の下側に位置しており、且つ標準的なホトリ
ソグラフィ技術を使用してトンネル絶縁領域を形成する
場合に可能なものよりも顕著に小さな表面積を有してい
る。
ジスタが形成され、トンネル絶縁膜はフローティングゲ
ート延長部の下側に位置しており、且つ標準的なホトリ
ソグラフィ技術を使用してトンネル絶縁領域を形成する
場合に可能なものよりも顕著に小さな表面積を有してい
る。
【0012】
【実施例】図4a乃至図4gは、本発明に基づくEEP
ROMメモリトランジスタを製造するために使用する処
理シーケンスの一実施例を示している。簡単化のため
に、EEPROMメモリセルのフローティングゲートE
EPROMメモリトランジスタ部分のみが図4a乃至図
4gに示されており、且つアクセストランジスタは示さ
れていない。
ROMメモリトランジスタを製造するために使用する処
理シーケンスの一実施例を示している。簡単化のため
に、EEPROMメモリセルのフローティングゲートE
EPROMメモリトランジスタ部分のみが図4a乃至図
4gに示されており、且つアクセストランジスタは示さ
れていない。
【0013】図4aを参照すると、最初に、従来公知の
如く、非活性区域内に比較的厚いフィールド酸化膜40
2を形成することにより、基板401内において活性領
域を画定する。次いで、例えば、約300Åの厚さを持
った酸化物からなるゲート絶縁層403を形成する。次
いで、例えば、約3000Åの厚さに多結晶シリコンを
付着させることによりフローティングゲートとして使用
するのに適した物質からなる第一層404を形成し、次
いで、それを、所望により、その導電度を増加させるた
めにドーピングする。例えば、多結晶シリコン層404
は、約30Ω/□乃至100Ω/□の範囲内のシート抵
抗を有するように燐でドーピングされている。次いで、
例えば酸化物−窒化物−酸化物(ONO)サンドイッチ
構成体などのような絶縁層405を約300Åの厚さへ
形成する。
如く、非活性区域内に比較的厚いフィールド酸化膜40
2を形成することにより、基板401内において活性領
域を画定する。次いで、例えば、約300Åの厚さを持
った酸化物からなるゲート絶縁層403を形成する。次
いで、例えば、約3000Åの厚さに多結晶シリコンを
付着させることによりフローティングゲートとして使用
するのに適した物質からなる第一層404を形成し、次
いで、それを、所望により、その導電度を増加させるた
めにドーピングする。例えば、多結晶シリコン層404
は、約30Ω/□乃至100Ω/□の範囲内のシート抵
抗を有するように燐でドーピングされている。次いで、
例えば酸化物−窒化物−酸化物(ONO)サンドイッチ
構成体などのような絶縁層405を約300Åの厚さへ
形成する。
【0014】図4bに示した如く、次いで、ONO層4
05及び多結晶シリコン層404を、例えば、ホトレジ
スト層(不図示)及び従来のホトリソグラフィ技術を使
用して、パターン形成する。次いで、例えば、プラズマ
エッチングを使用することにより、ONO層405及び
多結晶シリコン層404の露出部分を除去し、フローテ
ィングゲート領域408を形成する。次いで、例えば、
約80keVのエネルギで約1×1015cm-2のドーズ
で砒素をイオン注入することにより、N+ソース領域4
06及びN+ドレイン領域407を形成する。例えば9
00℃において不活性雰囲気アニールを行なって、該砒
素注入によって発生された損傷を除去する。
05及び多結晶シリコン層404を、例えば、ホトレジ
スト層(不図示)及び従来のホトリソグラフィ技術を使
用して、パターン形成する。次いで、例えば、プラズマ
エッチングを使用することにより、ONO層405及び
多結晶シリコン層404の露出部分を除去し、フローテ
ィングゲート領域408を形成する。次いで、例えば、
約80keVのエネルギで約1×1015cm-2のドーズ
で砒素をイオン注入することにより、N+ソース領域4
06及びN+ドレイン領域407を形成する。例えば9
00℃において不活性雰囲気アニールを行なって、該砒
素注入によって発生された損傷を除去する。
【0015】図4cに示した如く、次いで、別のホトレ
ジスト層410を形成し且つドレイン407を露出させ
るために公知の態様でホトリソグラフィによってパター
ン形成する。次いで、例えば、緩衝HFでエッチングす
ることにより、ドレイン407の上側に存在する露出さ
れたゲート絶縁層403を除去する。
ジスト層410を形成し且つドレイン407を露出させ
るために公知の態様でホトリソグラフィによってパター
ン形成する。次いで、例えば、緩衝HFでエッチングす
ることにより、ドレイン407の上側に存在する露出さ
れたゲート絶縁層403を除去する。
【0016】次いで、ホトレジスト層410を除去し、
且つ、図4dに示した如く、トンネル絶縁層411をド
レイン407上に形成する。例えば、ドレイン407の
上に約80乃至100Åの範囲内の厚さに酸化物を付着
形成させるか又は成長させることにより、トンネル絶縁
膜411を形成する。この例においては、多結晶シリコ
ンゲート408の側部の上にも薄い酸化物層409が形
成される。この酸化プロセスは、更に、フィールド酸化
膜402及びソース406の上側に存在するゲート絶縁
膜403の部分を多少厚くさせるが、このことは特に重
要なことではない。理解すべきことは、トンネル酸化膜
411は酸化物である必要はなく、例えば窒化シリコン
などのようなその他の任意の適宜の物質とすることが可
能である。
且つ、図4dに示した如く、トンネル絶縁層411をド
レイン407上に形成する。例えば、ドレイン407の
上に約80乃至100Åの範囲内の厚さに酸化物を付着
形成させるか又は成長させることにより、トンネル絶縁
膜411を形成する。この例においては、多結晶シリコ
ンゲート408の側部の上にも薄い酸化物層409が形
成される。この酸化プロセスは、更に、フィールド酸化
膜402及びソース406の上側に存在するゲート絶縁
膜403の部分を多少厚くさせるが、このことは特に重
要なことではない。理解すべきことは、トンネル酸化膜
411は酸化物である必要はなく、例えば窒化シリコン
などのようなその他の任意の適宜の物質とすることが可
能である。
【0017】この時点において、別のホトレジストマス
ク412(図4eの平面図に示されている)を付与し
て、フィールド酸化膜402の上側に存在する多結晶シ
リコン層408の側壁の部分420,421の表面上に
形成されている酸化物を選択的に除去する。これらの開
口420,421は、後に形成されるべき延長部41
4,415とフローティングゲート408との間の電気
的接触を可能とするために使用される。このエッチング
は、緩衝HFで実施することが可能である。
ク412(図4eの平面図に示されている)を付与し
て、フィールド酸化膜402の上側に存在する多結晶シ
リコン層408の側壁の部分420,421の表面上に
形成されている酸化物を選択的に除去する。これらの開
口420,421は、後に形成されるべき延長部41
4,415とフローティングゲート408との間の電気
的接触を可能とするために使用される。このエッチング
は、緩衝HFで実施することが可能である。
【0018】図4fを参照すると、多結晶シリコンから
なる薄い層が約2000Åの厚さに付着形成され且つ所
望によりその導電度を増加するためにドーピングされ
る。次いで、例えば塩素プラズマを使用する非等方性エ
ッチングを使用して、幅狭の多結晶シリコンゲート延長
部414及び415を形成する。延長領域414及び4
15の幅は、例えば、約1500乃至2000Åの範囲
内である。多結晶シリコンフローティングゲート延長部
414及び415は、図4eに関して前述した如く、側
壁酸化物内にエッチング形成された孔によって、フロー
ティングゲート408を形成する多結晶シリコンからな
る第一層へ電気的に接続されている。
なる薄い層が約2000Åの厚さに付着形成され且つ所
望によりその導電度を増加するためにドーピングされ
る。次いで、例えば塩素プラズマを使用する非等方性エ
ッチングを使用して、幅狭の多結晶シリコンゲート延長
部414及び415を形成する。延長領域414及び4
15の幅は、例えば、約1500乃至2000Åの範囲
内である。多結晶シリコンフローティングゲート延長部
414及び415は、図4eに関して前述した如く、側
壁酸化物内にエッチング形成された孔によって、フロー
ティングゲート408を形成する多結晶シリコンからな
る第一層へ電気的に接続されている。
【0019】図4gに示した如く、絶縁層416は、多
結晶シリコンフローティングゲート延長部414及び4
15の上部に形成され、且つフローティングゲート40
8の上に設けられているONO層405を再度封止す
る。この比較的厚い絶縁層は、例えば、酸化によって絶
縁層416を約800Åの厚さへ形成することによって
形成される。この酸化は、ドレイン領域407上の露出
した酸化物418の厚さを約300Åへ増加させるが、
耐酸化性窒化物層のために、絶縁層405の厚さにはほ
とんど影響を与えることはない。次いで、多結晶シリコ
ンからなる第二層を約4000Åの厚さへ形成し、且つ
所望により、ドーピングしてその導電度を増加させる。
次いで、この多結晶シリコンからなる第二層を、公知の
技術を使用してパターン形成し、図4gに示した如く、
EEPROMセルの制御ゲート417を形成する。
結晶シリコンフローティングゲート延長部414及び4
15の上部に形成され、且つフローティングゲート40
8の上に設けられているONO層405を再度封止す
る。この比較的厚い絶縁層は、例えば、酸化によって絶
縁層416を約800Åの厚さへ形成することによって
形成される。この酸化は、ドレイン領域407上の露出
した酸化物418の厚さを約300Åへ増加させるが、
耐酸化性窒化物層のために、絶縁層405の厚さにはほ
とんど影響を与えることはない。次いで、多結晶シリコ
ンからなる第二層を約4000Åの厚さへ形成し、且つ
所望により、ドーピングしてその導電度を増加させる。
次いで、この多結晶シリコンからなる第二層を、公知の
技術を使用してパターン形成し、図4gに示した如く、
EEPROMセルの制御ゲート417を形成する。
【0020】本発明によれば、トンネル絶縁領域411
は、ドレイン領域407上の多結晶シリコンゲート延長
部415の下側に形成される。本発明に基づいて形成さ
れたトンネル絶縁領域411の表面積は、活性区域の幅
(図4gを包含する紙面内に見た方向)及び多結晶シリ
コンゲート延長部415の長さLの積によって与えられ
る。多結晶シリコンスペーサ415の最小長さLは、ゲ
ート延長部415を形成する多結晶シリコン領域の付着
の一様性及びゲート延長部415を画定するために使用
されたエッチングプロセスの一様性の関数である。1実
施例においては、1ミクロンのホトリソグラフィ技術を
使用して、活性領域の最小幅は1ミクロンであり、且つ
多結晶シリコンゲート延長部415の長さLは約0.1
5乃至0.2ミクロンの範囲内である。従って、従来技
術の値が約1平方ミクロンであるのと比較して、トンネ
ル絶縁領域411の表面積は約0.15乃至0.2平方
ミクロンの範囲内である。従って、本発明によれば、ト
ンネル絶縁領域の表面積、従ってそれと関連する容量
は、従来技術のものと比較すると約7倍減少されてお
り、その場合に結合比が増加し、与えられた書込み/消
去電圧に対し書込み能力及び消去能力を著しく改善して
いる。更に、本発明によれば、トンネル絶縁膜411に
対して必要とされる最小の表面積は与えられたホトリソ
グラフィプロセスで製造することが可能な最小面積より
も著しく小さいので、本発明に基づいて構成されるメモ
リトランジスタの寸法を減少させることが可能であり、
従ってそれを、従来可能であったものよりも著しく小型
のものとすることが可能である。EEPROMメモリセ
ルの製造方法、及びその結果得られる構成体は、図3d
の従来技術における構成体において明らかな如く、フロ
ーティングゲートとトンネル酸化膜との発生しうる不整
合のための公差を与えるために必要とされるオーバーラ
ップ即ち重ね合わせなしで、フローティングゲート40
8に対しトンネル酸化領域411の自己整合を与えてい
る。従って、本発明によれば、フローティングゲートに
対して自己整合されている小さなトンネル酸化膜面積を
与えることにより、従来技術と比較して、EEPROM
メモリセルを与えるために必要とされる面積を著しく節
約している。例えば、1ミクロンプロセスにおいては、
図3dに示した如く、トンネル酸化膜領域と関連する面
積及びそれと関連するオーバーラップ部分は、本発明を
使用することにより、20平方ミクロンから約6平方ミ
クロンへ減少されている。
は、ドレイン領域407上の多結晶シリコンゲート延長
部415の下側に形成される。本発明に基づいて形成さ
れたトンネル絶縁領域411の表面積は、活性区域の幅
(図4gを包含する紙面内に見た方向)及び多結晶シリ
コンゲート延長部415の長さLの積によって与えられ
る。多結晶シリコンスペーサ415の最小長さLは、ゲ
ート延長部415を形成する多結晶シリコン領域の付着
の一様性及びゲート延長部415を画定するために使用
されたエッチングプロセスの一様性の関数である。1実
施例においては、1ミクロンのホトリソグラフィ技術を
使用して、活性領域の最小幅は1ミクロンであり、且つ
多結晶シリコンゲート延長部415の長さLは約0.1
5乃至0.2ミクロンの範囲内である。従って、従来技
術の値が約1平方ミクロンであるのと比較して、トンネ
ル絶縁領域411の表面積は約0.15乃至0.2平方
ミクロンの範囲内である。従って、本発明によれば、ト
ンネル絶縁領域の表面積、従ってそれと関連する容量
は、従来技術のものと比較すると約7倍減少されてお
り、その場合に結合比が増加し、与えられた書込み/消
去電圧に対し書込み能力及び消去能力を著しく改善して
いる。更に、本発明によれば、トンネル絶縁膜411に
対して必要とされる最小の表面積は与えられたホトリソ
グラフィプロセスで製造することが可能な最小面積より
も著しく小さいので、本発明に基づいて構成されるメモ
リトランジスタの寸法を減少させることが可能であり、
従ってそれを、従来可能であったものよりも著しく小型
のものとすることが可能である。EEPROMメモリセ
ルの製造方法、及びその結果得られる構成体は、図3d
の従来技術における構成体において明らかな如く、フロ
ーティングゲートとトンネル酸化膜との発生しうる不整
合のための公差を与えるために必要とされるオーバーラ
ップ即ち重ね合わせなしで、フローティングゲート40
8に対しトンネル酸化領域411の自己整合を与えてい
る。従って、本発明によれば、フローティングゲートに
対して自己整合されている小さなトンネル酸化膜面積を
与えることにより、従来技術と比較して、EEPROM
メモリセルを与えるために必要とされる面積を著しく節
約している。例えば、1ミクロンプロセスにおいては、
図3dに示した如く、トンネル酸化膜領域と関連する面
積及びそれと関連するオーバーラップ部分は、本発明を
使用することにより、20平方ミクロンから約6平方ミ
クロンへ減少されている。
【0021】図5a乃至図5mは、本発明に基づくEE
PROMメモリセルの別の実施例の製造プロセスを示し
ている。図5aにおいて、最初に、従来公知の如く、非
活性区域内に比較的厚いフィールド酸化膜502を形成
することにより、基板501内に活性領域を画定する。
次いで、例えば、約300Åの厚さを持った酸化物から
なるゲート絶縁層503を形成する。次いで、例えば、
約3000Åの厚さへ多結晶シリコンを付着形成するこ
とによりフローティングゲートとして使用するのに適し
た物質からなる第一層504を形成し、次いで、それを
所望によりその導電度を増加させるためにドーピングす
る。例えば、層504は、約30乃至100Ω/□の範
囲内のシート抵抗を有するように燐でドーピングされて
いる。
PROMメモリセルの別の実施例の製造プロセスを示し
ている。図5aにおいて、最初に、従来公知の如く、非
活性区域内に比較的厚いフィールド酸化膜502を形成
することにより、基板501内に活性領域を画定する。
次いで、例えば、約300Åの厚さを持った酸化物から
なるゲート絶縁層503を形成する。次いで、例えば、
約3000Åの厚さへ多結晶シリコンを付着形成するこ
とによりフローティングゲートとして使用するのに適し
た物質からなる第一層504を形成し、次いで、それを
所望によりその導電度を増加させるためにドーピングす
る。例えば、層504は、約30乃至100Ω/□の範
囲内のシート抵抗を有するように燐でドーピングされて
いる。
【0022】次いで、図5bに概略平面図で示した如
く、例えば公知のホトリソグラフィ及びプラズマエッチ
ング技術によって、層504をパターン形成する。注意
すべきことであるが、層504は、活性領域503に対
して垂直な方向においてのみエッチングされ、長尺状の
多結晶シリコンからなるストリップを残存させる。
く、例えば公知のホトリソグラフィ及びプラズマエッチ
ング技術によって、層504をパターン形成する。注意
すべきことであるが、層504は、活性領域503に対
して垂直な方向においてのみエッチングされ、長尺状の
多結晶シリコンからなるストリップを残存させる。
【0023】次いで、図5cに示した如く、例えば、約
80keVのエネルギで約1×1015原子数/cm2 の
ドーズで砒素をイオン注入することによりN+ソース領
域506及びドレイン領域507を形成する。次いで、
ホトレジスト層510を形成し且つドレイン領域507
を露出させるためにパターン形成する。次いで、ドレイ
ン507の上側に位置する露出されたゲート絶縁膜50
3を、例えば、緩衝HFでエッチングすることにより除
去する。
80keVのエネルギで約1×1015原子数/cm2 の
ドーズで砒素をイオン注入することによりN+ソース領
域506及びドレイン領域507を形成する。次いで、
ホトレジスト層510を形成し且つドレイン領域507
を露出させるためにパターン形成する。次いで、ドレイ
ン507の上側に位置する露出されたゲート絶縁膜50
3を、例えば、緩衝HFでエッチングすることにより除
去する。
【0024】次いで、ホトレジスト層510を除去し、
且つアニーリングを行なって砒素注入によって発生され
た損傷を取除く。図5eに示した如く、例えば、公知の
態様で80乃至100Åの厚さの酸化物を形成すること
により、ドレイン領域507の上にトンネル絶縁膜51
1を形成する。このステップは、更に、フローティング
ゲート504の上部上及び側部上に酸化膜509を形成
し、且つソース領域506の上側の露出されたゲート酸
化膜503を多少厚くする。
且つアニーリングを行なって砒素注入によって発生され
た損傷を取除く。図5eに示した如く、例えば、公知の
態様で80乃至100Åの厚さの酸化物を形成すること
により、ドレイン領域507の上にトンネル絶縁膜51
1を形成する。このステップは、更に、フローティング
ゲート504の上部上及び側部上に酸化膜509を形成
し、且つソース領域506の上側の露出されたゲート酸
化膜503を多少厚くする。
【0025】図5fにおいて、多結晶シリコンからなる
薄い層を約2000Åの厚さへ付着形成し且つ所望によ
りドーピングを行なってその導電度を増加させる。次い
で、例えば、塩素プラズマを使用する非等方性エッチン
グを使用して、幅狭のフローティングゲート延長部51
4及び515を形成する。これらの延長部の長さLは、
例えば、約1500乃至2000Åの範囲内である。注
意すべきことであるが、製造プロセスにおけるこの時点
において、フローティングゲート延長部514及び51
5は、側壁上に存在する薄い酸化物509のために、フ
ローティングゲート504へ電気的に接続されていない
場合がある。この実施例によれば、この接続は後に形成
される。この実施例の顕著な利点は、トンネル酸化膜5
11が、何ら中間的な処理ステップなしに、多結晶シリ
コンスペーサ515によって直接的に被覆されており且
つ保護されているという点である。業界において公知な
ことであるが、薄いトンネル絶縁膜を、例えばホトレジ
スト処理及びエッチングステップなどのような処理ステ
ップへ露呈させることは、トンネル酸化膜の品質を著し
く劣化させる場合がある。フローティングゲート延長部
514及び515を形成した後に、ドレイン領域507
の上に酸化物層521を形成する。この絶縁膜521
は、例えば、約200乃至300Åの範囲内の厚さへ形
成した二酸化シリコンを有することが可能であり、且つ
熱酸化によって形成することが可能である。この様な熱
酸化ステップは、更に、フローティングゲート504及
び延長部514及び515の上に、約400乃至500
Åの範囲内の厚さを持った二酸化シリコン層520を同
時的に形成する。
薄い層を約2000Åの厚さへ付着形成し且つ所望によ
りドーピングを行なってその導電度を増加させる。次い
で、例えば、塩素プラズマを使用する非等方性エッチン
グを使用して、幅狭のフローティングゲート延長部51
4及び515を形成する。これらの延長部の長さLは、
例えば、約1500乃至2000Åの範囲内である。注
意すべきことであるが、製造プロセスにおけるこの時点
において、フローティングゲート延長部514及び51
5は、側壁上に存在する薄い酸化物509のために、フ
ローティングゲート504へ電気的に接続されていない
場合がある。この実施例によれば、この接続は後に形成
される。この実施例の顕著な利点は、トンネル酸化膜5
11が、何ら中間的な処理ステップなしに、多結晶シリ
コンスペーサ515によって直接的に被覆されており且
つ保護されているという点である。業界において公知な
ことであるが、薄いトンネル絶縁膜を、例えばホトレジ
スト処理及びエッチングステップなどのような処理ステ
ップへ露呈させることは、トンネル酸化膜の品質を著し
く劣化させる場合がある。フローティングゲート延長部
514及び515を形成した後に、ドレイン領域507
の上に酸化物層521を形成する。この絶縁膜521
は、例えば、約200乃至300Åの範囲内の厚さへ形
成した二酸化シリコンを有することが可能であり、且つ
熱酸化によって形成することが可能である。この様な熱
酸化ステップは、更に、フローティングゲート504及
び延長部514及び515の上に、約400乃至500
Åの範囲内の厚さを持った二酸化シリコン層520を同
時的に形成する。
【0026】図5gにおいて概略平面図で示した如く、
マスク516を付与して、図5bに示し且つ実施したエ
ッチングに対してほぼ垂直な領域514,504,51
5を横断するラインを画定する。次いで、マスク516
によって露出された箇所から絶縁層520を除去し、且
つ次いで、例えば塩素プラズマにおいて、多結晶シリコ
ン層514,504,515をエッチング除去し、図5
hに示した構成とさせる。注意すべきことであるが、こ
のエッチングに続いて、多結晶シリコン領域514,5
04,515の表面は、マスク516によって画定され
た端部に沿って、剥き出しであり且つ酸化物が存在して
いない。
マスク516を付与して、図5bに示し且つ実施したエ
ッチングに対してほぼ垂直な領域514,504,51
5を横断するラインを画定する。次いで、マスク516
によって露出された箇所から絶縁層520を除去し、且
つ次いで、例えば塩素プラズマにおいて、多結晶シリコ
ン層514,504,515をエッチング除去し、図5
hに示した構成とさせる。注意すべきことであるが、こ
のエッチングに続いて、多結晶シリコン領域514,5
04,515の表面は、マスク516によって画定され
た端部に沿って、剥き出しであり且つ酸化物が存在して
いない。
【0027】次いで、多結晶シリコンからなる薄い層を
約2000Åの厚さへ付着形成し且つ所望によりドーピ
ングをしてその導電度を増加させる。次いで、例えば、
塩素プラズマを使用する非等方性エッチングを使用し
て、図5iに概略平面図で示した如く、幅狭の多結晶シ
リコン延長部517を形成する。この延長部の幅Wは約
1500乃至2000Åの範囲内である。酸化物520
及び521は、プラズマエッチングが多結晶シリコン領
域514,504,515又はドレイン領域507を攻
撃することを防止するための適切な「エッチストップ」
として作用する。多結晶シリコン領域517は、マスク
516を使用して多結晶シリコン領域514,504,
515のエッチング期間中に形成された領域514,5
04,515の酸化物が存在しない端部と直接的に接触
している。この様に、ドレイン507上のトンネル絶縁
膜511の上に位置されているフローティングゲート延
長部515とフローティングゲート504との間に電気
的接続が形成される。この構成体は、更に、図5iに示
したA−A′及びB−B′における断面を図5j及び図
5kにそれぞれ示してある。注意すべきことであるが、
延長部517はドレイン515の上の二酸化シリコン層
521の上に存在しており、従って延長部515とドレ
イン507との間のトンネル動作に貢献することはな
い。
約2000Åの厚さへ付着形成し且つ所望によりドーピ
ングをしてその導電度を増加させる。次いで、例えば、
塩素プラズマを使用する非等方性エッチングを使用し
て、図5iに概略平面図で示した如く、幅狭の多結晶シ
リコン延長部517を形成する。この延長部の幅Wは約
1500乃至2000Åの範囲内である。酸化物520
及び521は、プラズマエッチングが多結晶シリコン領
域514,504,515又はドレイン領域507を攻
撃することを防止するための適切な「エッチストップ」
として作用する。多結晶シリコン領域517は、マスク
516を使用して多結晶シリコン領域514,504,
515のエッチング期間中に形成された領域514,5
04,515の酸化物が存在しない端部と直接的に接触
している。この様に、ドレイン507上のトンネル絶縁
膜511の上に位置されているフローティングゲート延
長部515とフローティングゲート504との間に電気
的接続が形成される。この構成体は、更に、図5iに示
したA−A′及びB−B′における断面を図5j及び図
5kにそれぞれ示してある。注意すべきことであるが、
延長部517はドレイン515の上の二酸化シリコン層
521の上に存在しており、従って延長部515とドレ
イン507との間のトンネル動作に貢献することはな
い。
【0028】図5lに示した如く、フローティングゲー
ト504の上側に位置した酸化物層520を、例えば、
緩衝HFエッチングによって除去する。次いで、絶縁層
518を、例えば約300Åの厚さの酸化物−窒化物−
酸化物(ONO)サンドイッチ構成体などのような構成
体の上に付着形成させる。所望により、ホトレジストマ
スクをパターン形成してメモリセルを保護し且つ、例え
ば、プラズマエッチングによって回路のその他の要素か
らONO層518を除去することを許容することが可能
である。
ト504の上側に位置した酸化物層520を、例えば、
緩衝HFエッチングによって除去する。次いで、絶縁層
518を、例えば約300Åの厚さの酸化物−窒化物−
酸化物(ONO)サンドイッチ構成体などのような構成
体の上に付着形成させる。所望により、ホトレジストマ
スクをパターン形成してメモリセルを保護し且つ、例え
ば、プラズマエッチングによって回路のその他の要素か
らONO層518を除去することを許容することが可能
である。
【0029】次いで、最終的な多結晶シリコン層を約4
000Åの厚さへ付着形成し、且つ、所望により、その
導電度を増加するためにドーピングする。次いで、この
層を図5mに示した如く、制御ゲート519を形成する
ために、公知の技術を使用してパターン形成及びエッチ
ングを行なう。
000Åの厚さへ付着形成し、且つ、所望により、その
導電度を増加するためにドーピングする。次いで、この
層を図5mに示した如く、制御ゲート519を形成する
ために、公知の技術を使用してパターン形成及びエッチ
ングを行なう。
【0030】本発明のこの実施例において特に重要な点
は、ドレイン507の上のトンネル酸化物領域511
が、何ら中間的な処理ステップなしで、多結晶シリコン
スペーサ515によって直接的に被覆され且つ保護され
ているという点であり、その際にトンネル酸化膜511
の品質が劣化することを防止している。この実施例の別
の重要な利点は、フローティングゲート504の上の絶
縁層518は、それが、最終的な多結晶シリコン層51
9の付着形成によって保護される前に、何ら損傷を発生
するエッチングに露呈されることがないということであ
る。
は、ドレイン507の上のトンネル酸化物領域511
が、何ら中間的な処理ステップなしで、多結晶シリコン
スペーサ515によって直接的に被覆され且つ保護され
ているという点であり、その際にトンネル酸化膜511
の品質が劣化することを防止している。この実施例の別
の重要な利点は、フローティングゲート504の上の絶
縁層518は、それが、最終的な多結晶シリコン層51
9の付着形成によって保護される前に、何ら損傷を発生
するエッチングに露呈されることがないということであ
る。
【0031】本発明技術は、小さなトンネル絶縁膜領域
が所望とされる場合の非揮発性メモリセルの任意のタイ
プのものに対して有用である。例えば、図6は本発明の
別の実施例に基づいて構成されたフラッシュメモリセル
の概略断面を示している。図6の実施例においては、本
発明に基づいて、ドレイン領域407の上側に自己整合
したトンネル絶縁膜領域411を形成している。図6に
示した実施例においては、第一方向においてセルを横断
して延在する多結晶シリコン層417によってワードラ
インが形成されており、且つ該セルのソース406及び
ドレイン407はそのワードラインと垂直に延在するN
+領域として形成されている。図6のフラッシュEEP
ROMセルは、トンネル絶縁膜411を介してのフロー
ティングゲート408とドレイン407との間のキャリ
アのトンネル動作により書込み及び消去が行なわれる。
図7は、図6のフラッシュEEPROMセルを示した概
略図である。
が所望とされる場合の非揮発性メモリセルの任意のタイ
プのものに対して有用である。例えば、図6は本発明の
別の実施例に基づいて構成されたフラッシュメモリセル
の概略断面を示している。図6の実施例においては、本
発明に基づいて、ドレイン領域407の上側に自己整合
したトンネル絶縁膜領域411を形成している。図6に
示した実施例においては、第一方向においてセルを横断
して延在する多結晶シリコン層417によってワードラ
インが形成されており、且つ該セルのソース406及び
ドレイン407はそのワードラインと垂直に延在するN
+領域として形成されている。図6のフラッシュEEP
ROMセルは、トンネル絶縁膜411を介してのフロー
ティングゲート408とドレイン407との間のキャリ
アのトンネル動作により書込み及び消去が行なわれる。
図7は、図6のフラッシュEEPROMセルを示した概
略図である。
【0032】従って、本発明によれば、非常に小さな表
面積のトンネル絶縁膜領域を形成することを可能とする
新規な方法及び構成体が提供され、その際に集積回路の
集積度を改善し且つ結合比を増加させることを可能とし
ている。このトンネル絶縁膜領域は、セルのドレイン端
部に対して自己整合して形成され、従ってセル性能はフ
ローティングゲートポリシリコンに対するトンネル酸化
膜の不整合によって影響を受けることはない。更に、ド
レイン接合は、比較的薄いトンネル酸化膜ではなく、比
較的厚いゲート酸化膜で終端している。このことは、ゲ
ート酸化膜の電界を減少させることにより、ドレイン接
合のゲート動作型ブレークダウン電圧を著しく増加させ
ることを可能としている。
面積のトンネル絶縁膜領域を形成することを可能とする
新規な方法及び構成体が提供され、その際に集積回路の
集積度を改善し且つ結合比を増加させることを可能とし
ている。このトンネル絶縁膜領域は、セルのドレイン端
部に対して自己整合して形成され、従ってセル性能はフ
ローティングゲートポリシリコンに対するトンネル酸化
膜の不整合によって影響を受けることはない。更に、ド
レイン接合は、比較的薄いトンネル酸化膜ではなく、比
較的厚いゲート酸化膜で終端している。このことは、ゲ
ート酸化膜の電界を減少させることにより、ドレイン接
合のゲート動作型ブレークダウン電圧を著しく増加させ
ることを可能としている。
【0033】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。例えば、上述した実施例においては、フローティン
グゲート物質及びフローティングゲート延長部の物質と
して多結晶シリコンを使用した場合について説明した
が、フローティングゲートとして使用するのに適したそ
の他の物質を使用することも可能である。同様に、好適
実施例においては、トンネル絶縁膜は酸化物として説明
したが、例えば窒化物又は酸化物と窒化物の組合わせな
どのようなその他の絶縁物体をトンネル絶縁膜を包含し
EEPROMセル内のその他の絶縁膜として使用するこ
とが可能である。更に理解すべきことであるが、フロー
ティングゲート電極及びフローティングゲート電極延長
部を形成するステップは、更に、一つ又はそれ以上の電
気的相互接続層を同時的に形成するために使用すること
も可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。例えば、上述した実施例においては、フローティン
グゲート物質及びフローティングゲート延長部の物質と
して多結晶シリコンを使用した場合について説明した
が、フローティングゲートとして使用するのに適したそ
の他の物質を使用することも可能である。同様に、好適
実施例においては、トンネル絶縁膜は酸化物として説明
したが、例えば窒化物又は酸化物と窒化物の組合わせな
どのようなその他の絶縁物体をトンネル絶縁膜を包含し
EEPROMセル内のその他の絶縁膜として使用するこ
とが可能である。更に理解すべきことであるが、フロー
ティングゲート電極及びフローティングゲート電極延長
部を形成するステップは、更に、一つ又はそれ以上の電
気的相互接続層を同時的に形成するために使用すること
も可能である。
【図1a】 典型的な従来のEEPROMメモリセルを
示した概略平面図。
示した概略平面図。
【図1b】 図1aの従来のEEPROMメモリセルの
概略断面図。
概略断面図。
【図1c】 図1aの構成の種々の容量を示した概略
図。
図。
【図2】 図1aの構成の書込み動作を示した概略図。
【図3a】 小さな寸法のトンネル酸化膜領域を形成す
る従来技術の一つを示した概略図。
る従来技術の一つを示した概略図。
【図3b】 小さな寸法のトンネル酸化膜領域を形成す
る別の従来技術を示した概略図。
る別の従来技術を示した概略図。
【図3c】 小さな寸法のトンネル酸化膜領域を形成す
る更に別の従来技術を示した概略図。
る更に別の従来技術を示した概略図。
【図3d】 図3aの典型的な従来のEEPROMセル
を示した概略断面図。
を示した概略断面図。
【図4a】 本発明の一実施例に基づいてEEPROM
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
【図4b】 本発明の一実施例に基づいてEEPROM
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
【図4c】 本発明の一実施例に基づいてEEPROM
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
【図4d】 本発明の一実施例に基づいてEEPROM
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
【図4e】 本発明の一実施例に基づいてEEPROM
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
【図4f】 本発明の一実施例に基づいてEEPROM
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
【図4g】 本発明の一実施例に基づいてEEPROM
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
メモリセルを製造するプロセスの1段階における状態を
示した概略断面図。
【図5a】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5b】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5c】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5d】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5e】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5f】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5g】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5h】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5i】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5j】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5k】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5l】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図5m】 本発明の別の実施例に基づいて構成したE
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
EPROMメモリセルの製造プロセスにおけるある段階
における状態を示した概略断面図。
【図6】 本発明の別の実施例に基づいて構成されたメ
モリトランジスタとアクセストランジスタとを具備する
フラッシュEEPROMメモリセルを示した概略断面
図。
モリトランジスタとアクセストランジスタとを具備する
フラッシュEEPROMメモリセルを示した概略断面
図。
【図7】 図5の構成において示した回路を示した概略
図。
図。
401 基板 402 フィールド酸化膜 403 ゲート絶縁膜 407 ドレイン領域 408 フローティングゲート 411 トンネル絶縁膜領域 415 ゲート延長部 417 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル ジェイ. ハート アメリカ合衆国, カリフォルニア 94303, パロ アルト, グリアー 642 (72)発明者 フィリップ ジョン カチャレリス アメリカ合衆国, カリフォルニア 94025, メンロ パーク, オコーノー 2170
Claims (24)
- 【請求項1】 第一及び第二ソース/ドレイン領域と、
第一側部が前記第一ソース/ドレイン領域に隣接してお
り且つ第二側部が前記第二ソース/ドレイン領域に隣接
しているチャンネルと、フローティングゲート電極と、
トンネル絶縁膜とを有する半導体装置の製造方法におい
て、半導体基板上にゲート絶縁層を形成し、前記ゲート
絶縁層上にフローティングゲート電極を形成し、前記第
一ソース/ドレイン領域上にトンネル絶縁層を形成し、
少なくとも前記チャンネルの前記第一側部上の前記フロ
ーティングゲート電極の部分に隣接して前記トンネル絶
縁層上にフローティングゲート電極延長部を形成し、前
記フローティングゲート電極延長部によって被覆されて
いない前記第一ソース/ドレイン領域の部分の上により
厚い絶縁層を形成する、上記各ステップを有することを
特徴とする方法。 - 【請求項2】 請求項1において、前記フローティング
ゲート電極延長部が、前記フローティングゲート電極の
前記第二ソース/ドレイン側及び前記ゲート電極の前記
第一ソース/ドレイン側上に形成することを特徴とする
方法。 - 【請求項3】 請求項1において、前記フローティング
ゲート電極及び前記フローティングゲート電極延長部が
多結晶シリコンを有することを特徴とする方法。 - 【請求項4】 請求項1において、前記フローティング
ゲート電極延長部を形成するステップが、前記装置上に
導電物質層を形成し、且つ前記導電物質層をエッチング
してその際に前記フローティングゲート電極延長部を残
存させることを特徴とする方法。 - 【請求項5】 請求項4において、前記導電物質層が多
結晶シリコンを有することを特徴とする方法。 - 【請求項6】 請求項4において、前記エッチングステ
ップが非等方的エッチングステップを有することを特徴
とする方法。 - 【請求項7】 請求項5において、前記エッチングステ
ップが非等方的エッチングステップを有することを特徴
とする方法。 - 【請求項8】 請求項1において、更に、前記フローテ
ィングゲート電極及び前記フローティングゲート電極延
長部上にゲート間絶縁層を形成し、且つ前記ゲート間絶
縁層上に制御ゲートを形成する、上記各ステップを有す
ることを特徴とする方法。 - 【請求項9】 請求項1において、前記フローティング
ゲート電極延長部を形成するステップが、前記フローテ
ィングゲート電極の上部及び側部上に絶縁層を形成し、
少なくとも前記フローティングゲート電極の側部の一部
から前記絶縁層を除去し、且つ前記第一ソース/ドレイ
ン領域に隣接する前記フローティングゲート電極延長部
が前記フローティングゲート電極と電気的に結合される
ように少なくとも前記第一ソース/ドレイン領域に隣接
する前記フローティングゲート電極の前記側部の一部上
に前記フローティングゲート電極延長部を形成する、上
記各ステップを有することを特徴とする方法。 - 【請求項10】 請求項1において、前記フローティン
グゲート電極延長部を形成するステップが、前記フロー
ティングゲート電極の上部及び側部上に絶縁層を形成
し、前記第一ソース/ドレイン領域に隣接する前記フロ
ーティングゲート電極延長部が前記フローティングゲー
ト電極へ電気的に結合されないように少なくとも前記第
一ソース/ドレイン領域に隣接する前記フローティング
ゲート電極の前記側部上に前記フローティングゲート電
極延長部を形成し、少なくとも前記フローティングゲー
ト電極延長部上に絶縁層を形成し、前記フローティング
ゲート電極延長部、フローティングゲート電極及び絶縁
層の端部を露出させるために前記絶縁層とフローティン
グゲート電極とフローティングゲート電極延長部とをパ
ターニングし、且つ前記フローティングゲート電極と前
記フローティングゲート電極延長部とを電気的に結合さ
せるために電気的接続領域を形成する、上記各ステップ
を有することを特徴とする方法。 - 【請求項11】 請求項10において、前記フローティ
ングゲート電極延長部、フローティングゲート電極及び
絶縁層の端部を露出させるために前記フローティングゲ
ート電極延長部、フローティングゲート電極及び絶縁層
をパターニングするステップが、前記第一及び第二ソー
ス/ドレイン領域の間に延在する前記チャンネル領域と
実質的に平行な方向において前記フローティングゲート
電極延長部、フローティングゲート電極及び絶縁層の端
部を露出するステップを有することを特徴とする方法。 - 【請求項12】 請求項10において、少なくとも前記
フローティングゲート電極延長部上に絶縁層を形成する
前記ステップが、前記第一ソース/ドレイン領域の少な
くとも一部の上に絶縁層を形成するステップを有するこ
とを特徴とする方法。 - 【請求項13】 請求項12において、前記電気的接続
領域を形成するステップが、前記第一ソース/ドレイン
領域の前記一部の上で前記絶縁層の少なくとも一部の上
にも電気的接続領域を形成するステップを有することを
特徴とする方法。 - 【請求項14】 請求項10において、前記電気的接続
領域を形成するステップが、前記フローティングゲート
電極の少なくとも一部と及び前記フローティングゲート
電極延長部の少なくとも一部と電気的接触状態にあるよ
うに導電性物質層を形成し、前記フローティングゲート
電極の少なくとも一部と前記フローティングゲート電極
延長部の少なくとも一部と電気的接続状態を維持したま
ま前記導電物質層をパターニングする、上記各ステップ
を有することを特徴とする方法。 - 【請求項15】 請求項14において、前記パターニン
グステップが、前記導電物質層を非等方的にエッチング
するステップを有することを特徴とする方法。 - 【請求項16】 半導体構成体において、第一及び第二
ソース/ドレイン領域が設けられており、第一側部が前
記第一ソース/ドレイン領域と隣接しており且つ第二側
部が前記第二ソース/ドレイン領域と隣接しているチャ
ンネルが設けられており、前記半導体基板上に形成され
たゲート絶縁層が設けられており、前記ゲート絶縁層上
に形成されたフローティングゲート電極が設けられてお
り、前記第一ソース/ドレイン領域上に形成されたトン
ネル絶縁層が設けられており、少なくとも前記チャンネ
ルの前記第一側部上の前記フローティングゲート電極の
部分に隣接して前記トンネル絶縁層上に形成されたフロ
ーティングゲート電極延長部が設けられており、前記フ
ローティングゲート電極延長部によって被覆されていな
い前記第一ソース/ドレイン領域の部分の上に形成され
た一層厚い絶縁層が設けられていることを特徴とする構
成体。 - 【請求項17】 請求項16において、前記フローティ
ングゲート電極延長部が、前記フローティングゲート電
極の前記第二ソース/ドレイン側部及び前記ゲート電極
の前記第一ソース/ドレイン側部上に形成されているこ
とを特徴とする構成体。 - 【請求項18】 請求項16において、前記フローティ
ングゲート電極及び前記フローティングゲート電極延長
部が多結晶シリコンを有することを特徴とする構成体。 - 【請求項19】 請求項16において、更に、前記フロ
ーティングゲート電極及び前記フローティングゲート電
極延長部上に形成されたゲート間絶縁層が設けられてお
り、前記ゲート間絶縁層上に形成された制御ゲートが設
けられていることを特徴とする構成体。 - 【請求項20】 請求項16において、更に、前記フロ
ーティングゲート電極の上部及び側部上に形成された絶
縁層が設けられており、前記フローティングゲート電極
の側部の少なくとも一部を露出する開口が前記絶縁層内
に設けられており、前記第一ソース/ドレイン領域に隣
接する前記フローティングゲート電極延長部が前記フロ
ーティングゲート電極へ電気的に結合されているように
前記フローティングゲート電極延長部が前記第一ソース
/ドレイン領域に隣接する前記フローティングゲート電
極の前記側部の少なくとも一部の上に形成されているこ
とを特徴とする構成体。 - 【請求項21】 請求項16において、更に、前記フロ
ーティングゲート電極延長部が前記フローティングゲー
ト電極へ電気的に結合されることがないように前記フロ
ーティングゲート電極の上部及び側部上に絶縁層が形成
されており、前記フローティングゲート電極の端部を露
出すべくパターン形成され且つ少なくとも前記フローテ
ィングゲート電極延長部上に絶縁層が設けられており、
前記フローティングゲート電極及び前記フローティング
ゲート電極延長部が電気的に結合される電気的接続領域
が設けられていることを特徴とする構成体。 - 【請求項22】 請求項21において、前記フローティ
ングゲート電極の露出端部が、前記第一及び第二ソース
/ドレイン領域の間に延在する前記チャンネル領域に対
して実質的に平行な方向に位置されていることを特徴と
する構成体。 - 【請求項23】 請求項21において、前記絶縁層が、
更に、前記第一ソース/ドレイン領域の少なくとも一部
の上に形成されていることを特徴とする構成体。 - 【請求項24】 請求項23において、前記電気的接続
領域が、更に、前記第一ソース/ドレイン領域の前記一
部の上で前記絶縁層の少なくとも一部の上に形成されて
いることを特徴とする構成体。
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Application Number | Priority Date | Filing Date | Title |
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US598221 | 1990-10-16 |
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---|---|
JPH0621469A true JPH0621469A (ja) | 1994-01-28 |
Family
ID=24394713
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Country Status (3)
Country | Link |
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US (1) | US5108939A (ja) |
JP (1) | JPH0621469A (ja) |
KR (1) | KR100231964B1 (ja) |
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