KR100323718B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 포토 및 식각공정을 줄이어 공정을 단순화시킴과 동시에 평탄화를 향상시키어 다층 배선 공정에 적합한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판에 서로 다른 깊이를 갖는 제 1, 제 2 트랜치를 형성하는 단계와, 상기 제 1, 제 2 트랜치가 형성된 반도체 기판의 표면에 절연막을 형성하는 단계와, 상기 절연막을 포함한 반도체 기판의 전면에 제 1 도전층, ONO막, 제 2 도전층을 차례로 형성하는 단계와, 상기 반도체 기판의 전면에 평탄화공정을 실시하여 상기 제 1 트랜치 내부에 제 1 도전층으로 이루어진 게이트 전극을 형성함과 동시에 제 2 트랜치내부에 제 1 도전층 및 ONO막 및 제 2 도전층으로 이루어진 캐패시터를 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 소자의 집적도를 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 필드영역과 액티브영역으로 정의된 반도체 기판(11)의 필드영역에 국부산화(LOCOS : Local Oxidation of Silicon)공정을 실시하여 필드 산화막(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 필드 산화막(12)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘층(도시되지 않음)을 형성하고, 포토리소그래피 및 식각공정을 통해 제 1 폴리 실리콘층을 선택적으로 제거하여 상기 필드 산화막(12)상에 캐패시터 하부전극(13)을 형성한다.
도 1c에 도시한 바와 같이, 상기 캐패시터 하부전극(13)을 포함한 반도체 기판(11)상에 제 1 산화막(14)과 질화막(15)을 차례로 형성한다.
여기서 상기 제 1 산화막(14)은 50 ~ 100Å의 두께로 형성하고, 상기 질화막(15)은 100 ~ 200Å의 두께로 형성한다.
이어, 포토리소그래피 및 식각공정을 통해 상기 질화막(15) 및 제 1 산화막(14)을 선택적으로 제거하여 상기 캐패시터 하부전극(13)상에만 남도록 한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 제 2 산화막(16)을 70 ~ 150Å의 두께로 형성하고, 상기 제 2 산화막(16)상에 제 2 폴리 실리콘층(도시되지 않음)을 형성한다.
이어, 포토리소그래피 및 식각공정을 통해 제 2 폴리 실리콘층 및 제 2 산화막(16)을 선택적으로 제거하여 게이트 전극(17a) 및 캐패시터 상부전극(17b)을 형성한다.
여기서 상기 필드 산화막(12)상의 캐패시터 하부전극(13)에 잔류한 제 1 산화막(14) 및 질화막(15) 및 제 2 산화막(16)은 캐패시터 유전체막이고, 상기 게이트 전극(17a) 하부에 형성된 제 2 산화막(16)은 게이트 산화막이다.
도 1e에 도시한 바와 같이, 상기 게이트 전극(17a)을 마스크로 이용하여 상기 반도체 기판(11)에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(17a) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(18)을 형성한다.
한편, 상기 게이트 전극(17a)의 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain)영역을 형성하고, 상기 게이트 전극(17a) 양측면에 측벽 스페이서(도시되지 않음)를 형성한 후 소오스/드레인용 불순물 이온을 주입하여 LDD 구조를 갖는 소오스/드레인 불순물 영역을 형성할 수도 있다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, LOCOS 공정에 의해 형성된 필드 산화막상에 캐패시터를 형성함으로서 평탄도가 저하된다.
둘째, 캐패시터를 형성하기 위한 포토 및 식각공정이 추가되어 공정이 복잡하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 포토 및 식각공정을 줄이어 공정을 단순화시킴과 동시에 평탄화를 향상시키어 다층 배선 공정에 적합한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 트랜치
23 : 제 2 트랜치 24 : 산화막
25a : 게이트 전극 25b : 캐패시터 하부전극
26a : 유전체막 27a : 캐패시터 상부전극
28 : 소오스/드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판에 서로 다른 깊이를 갖는 제 1, 제 2 트랜치를 형성하는 단계와, 상기 제 1, 제 2 트랜치가 형성된 반도체 기판의 표면에 절연막을 형성하는 단계와, 상기 절연막을 포함한 반도체 기판의 전면에 제 1 도전층, ONO막, 제 2 도전층을 차례로 형성하는 단계와, 상기 반도체 기판의 전면에 평탄화공정을 실시하여 상기 제 1 트랜치 내부에 제 1 도전층으로 이루어진 게이트 전극을 형성함과 동시에 제 2 트랜치내부에 제 1 도전층 및 ONO막 및 제 2 도전층으로 이루어진 캐패시터를 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)에 포토리소그래피 및 식각공정을 통해 선택적으로 제거하여 1000 ~ 2000Å의 깊이를 갖는 제 1, 제 2트랜치(22,23)를 형성한다.
여기서 상기 제 1 트랜치(22)의 폭보다 제 2 트랜치(23)의 폭을 더 넓게 형성한다.
도 2b에 도시한 바와 같이, 상기 제 2 트랜치(23)가 형성된 반도체 기판(21)을 1000 ~ 2500Å의 깊이로 더 식각한다.
여기서 상기 제 1 트랜치(22)보다 깊게 형성된 제 2 트랜치(23)는 소자간 격리영역과 캐패시터 형성영역이 된다.
도 2c에 도시한 바와 같이, 상기 제 1, 제 2 트랜치(22,23)를 포함한 반도체 기판(21)의 전면에 산화막(24), 제 1 폴리 실리콘층(25), ONO(Oxide Nitride Oxide)막(26), 그리고 제 2 폴리 실리콘층(27)을 차례로 형성한다.
여기서 상기 산화막(22)은 게이트 산화막 및 소자 격리막으로 사용되고, ONO막(26)은 캐패시터 유전체막을 사용되며, 상기 제 1 폴리 실리콘층(25)은 캐패시터 하부전극으로 사용되고, 상기 제 2 폴리 실리콘층(27)은 캐패시터 상부전극으로 사용된다.
한편, 상기 산화막(24)은 게이트 산화막이 되므로 50 ~ 200Å의 두께로 형성하고, 제 1 폴리 실리콘층(25) 및 제 2 폴리 실리콘층(27)은 1000 ~ 3000Å의 두께로 형성한다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 CMP 공정을 실시하여 상기 제 1 트랜치(22)의 내부에 게이트 전극(25a)을 형성하고, 상기 제 2 트랜치(23)의 내부에 캐패시터 하부전극(25b) 및 유전체막(26a) 그리고 캐패시터 상부전극(27a)으로 이루어진 캐패시터를 형성한다.
여기서 상기 CMP 공정은 반도체 기판(21)의 상부표면이 노출될 때까지 실시한다.
도 2e에 도시한 바와 같이, 상기 제 1 트랜치(22) 내부에 형성된 게이트 전극(25a)의 양측면에 소오스/드레인용 불순물 이온을 1E15 ~ 5E15의 도즈로 주입하여 소오스/드레인 불순물 영역(28)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 폴리 실리콘을 식각하기 위한 포토 및 식각공정을 생략할 수 있으므로 마스크 수를 줄임과 동시에 공정을 간소화시킬 수 있다.
둘째, 캐패시터를 트랜치의 내부에 형성함으로서 평탄도를 향상시킬 수 있다.
셋째, 기판의 소정깊이를 갖는 트랜치를 형성한 후에 트랜치 내부에 캐패시터를 형성함으로서 집적도를 향상시킬 수 있다.
Claims (3)
- 반도체 기판에 서로 다른 깊이를 갖는 제 1, 제 2 트랜치를 형성하는 단계;상기 제 1, 제 2 트랜치가 형성된 반도체 기판의 표면에 절연막을 형성하는 단계;상기 절연막을 포함한 반도체 기판의 전면에 제 1 도전층, ONO막, 제 2 도전층을 차례로 형성하는 단계;상기 반도체 기판의 전면에 평탄화공정을 실시하여 상기 제 1 트랜치 내부에 제 1 도전층으로 이루어진 게이트 전극을 형성함과 동시에 제 2 트랜치내부에 제 1 도전층 및 ONO막 및 제 2 도전층으로 이루어진 캐패시터를 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 트랜치는 제 1 트랜치의 폭보다 넓게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 트랜치는 1000 ~ 2000Å의 깊이로 형성하고, 상기 제 2 트랜치는 2000 ~ 4500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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