JPS5982697A - メモリセル - Google Patents
メモリセルInfo
- Publication number
- JPS5982697A JPS5982697A JP57193180A JP19318082A JPS5982697A JP S5982697 A JPS5982697 A JP S5982697A JP 57193180 A JP57193180 A JP 57193180A JP 19318082 A JP19318082 A JP 19318082A JP S5982697 A JPS5982697 A JP S5982697A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- drain electrode
- memory cell
- potential
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリセルに関し、さらに詳しくはα粒子等に
より引起こされるンフトエラーの発生しにくいスタティ
ックメモリセルに関する。
より引起こされるンフトエラーの発生しにくいスタティ
ックメモリセルに関する。
以下の説明においてはＮチャネルＭＯ８ＦＥＴを例に行
なうが、本発明はＮチャネルＭＯＳ Ｆ Ｅ Ｔ’に限
定されるものではなくＰチャネルＩＶｉＯＳ Ｆ Ｅ
Ｔにも同様に適用し得る。
なうが、本発明はＮチャネルＭＯＳ Ｆ Ｅ Ｔ’に限
定されるものではなくＰチャネルＩＶｉＯＳ Ｆ Ｅ
Ｔにも同様に適用し得る。
第１図は従来の７リツプフロツプ型のスタティックメモ
リセルの一例の回路図である。
リセルの一例の回路図である。
第１図において、ワード線ＷＬを高電位にすることによ
シ、スイッチングトランジスタＳＧＩ、８０２が導通し
、ビット線ＢＬ、ＢＬの情報が節点Ｎｏ、、Ｎ２に読み
込まれる。例えばビット線ＢＬが高電位。
シ、スイッチングトランジスタＳＧＩ、８０２が導通し
、ビット線ＢＬ、ＢＬの情報が節点Ｎｏ、、Ｎ２に読み
込まれる。例えばビット線ＢＬが高電位。
ＢＬが低電位であったとすると、Ｎｌは高電位。
Ｎ２は低電位になり、トランジスタＧ１は非導通、トラ
ンジスタＧ２は導通状態となり、Ｎｌはほぼ電源電圧Ｖ
ＤＤ Ｎ２は接地電位となり安定状態となる。電源電圧
を加えておけばこの状態は保持され記憶した情報が失な
われることがない。この特徴のため手軽に使えマイクロ
コンビーータや端末機器に広く用いられている。
ンジスタＧ２は導通状態となり、Ｎｌはほぼ電源電圧Ｖ
ＤＤ Ｎ２は接地電位となり安定状態となる。電源電圧
を加えておけばこの状態は保持され記憶した情報が失な
われることがない。この特徴のため手軽に使えマイクロ
コンビーータや端末機器に広く用いられている。
ところが微細化が進み素子寸法が小さくなると共にα粒
子等放射線の入射によって記憶している情報の反転が生
じるという問題が発生してきた。
子等放射線の入射によって記憶している情報の反転が生
じるという問題が発生してきた。
前述の例で説明すると高電位の節点ＮＩＶｃα粒子が入
射すると、瞬時に大電流が流れ（数十ピコ秒の間に数百
マイクロアンペア程度）、節点Ｎ１の電位が急激に降下
しトランジスタＧ２のしきい値電圧Ｖｔｈ以下に低下す
る。その後負荷電流によってＮｌ、Ｎ２の両節点の電位
は上昇しようとするが、節点Ｎｌ側の電位はα粒子によ
る電流のため上昇が止められ節点Ｎ２の電位が上昇し、
フリップフロップの反転が生じるのである。
射すると、瞬時に大電流が流れ（数十ピコ秒の間に数百
マイクロアンペア程度）、節点Ｎ１の電位が急激に降下
しトランジスタＧ２のしきい値電圧Ｖｔｈ以下に低下す
る。その後負荷電流によってＮｌ、Ｎ２の両節点の電位
は上昇しようとするが、節点Ｎｌ側の電位はα粒子によ
る電流のため上昇が止められ節点Ｎ２の電位が上昇し、
フリップフロップの反転が生じるのである。
この従来のフリップフロップ型スタティックメモリの５
点は微細化され、節点Ｎｌ、Ｎ２の容量が小さくなる程
顕著となる。
点は微細化され、節点Ｎｌ、Ｎ２の容量が小さくなる程
顕著となる。
本発明の目的は、上記の欠点を除去し、α粒子等の放射
性粒子がメモリセルに入射してもソフトエラーを発生し
にくいメモリセルを提供することにある。
性粒子がメモリセルに入射してもソフトエラーを発生し
にくいメモリセルを提供することにある。
本発明によれば、第１の負荷素子を介してドレイン電極
が第１の基準電位に接続されソース電極が箱２の基準電
位に接続された第１のＦ Ｅ Ｔと、ドレイン電極が前
記第１のＦ ＥＴのゲート電極に接続しかつ４４２の負
荷素子を介して前記第１の基準電１位に接ｉ：）んしソ
ース電極が前記第２の基準電位に接続しゲート電極が前
記第１の１ｉ″（、、Ｔのドレ、インに接続する第２の
ＦＥＴと、ゲート電極がワード線に接続されソース電極
が前記第１のＦ’ Ｅ Ｔのドレイン電極に接続されド
レイン電極が一つのビット１１４に接続される第１のス
イッチングトランジスタと、ゲート電極が前記ワード瓶
！に接続されソース電極が前記第２のＦＥＴのドレイン
電極に接続されドレイン電極が前記ピット線とは別のピ
ット線に接続される第２のスイッチングトランジスタと
、前記第１のＦＥＴのドレイン電極と前記第２のＦＥＴ
のドレイン電極との間に結合される容量とを含むことを
特徴とするメモリセルが得られる。
が第１の基準電位に接続されソース電極が箱２の基準電
位に接続された第１のＦ Ｅ Ｔと、ドレイン電極が前
記第１のＦ ＥＴのゲート電極に接続しかつ４４２の負
荷素子を介して前記第１の基準電１位に接ｉ：）んしソ
ース電極が前記第２の基準電位に接続しゲート電極が前
記第１の１ｉ″（、、Ｔのドレ、インに接続する第２の
ＦＥＴと、ゲート電極がワード線に接続されソース電極
が前記第１のＦ’ Ｅ Ｔのドレイン電極に接続されド
レイン電極が一つのビット１１４に接続される第１のス
イッチングトランジスタと、ゲート電極が前記ワード瓶
！に接続されソース電極が前記第２のＦＥＴのドレイン
電極に接続されドレイン電極が前記ピット線とは別のピ
ット線に接続される第２のスイッチングトランジスタと
、前記第１のＦＥＴのドレイン電極と前記第２のＦＥＴ
のドレイン電極との間に結合される容量とを含むことを
特徴とするメモリセルが得られる。
次に、本発明の実施例について説明する。
第２図は本発明の一実施例の回路図である。
この実施例のメモリセルは、第１の負荷素子Ｒ１を介し
てドレイン電極が第１の基準電２位ＶＤＤ に接続され
、ソース電極が第２の基準電位（ここでは接地電位）に
接続された第１０ＦＥＴ：Ｇｌと、ドレイン電極が＾３
１のＦＥＴ：Ｇｌ のゲート電極にＩ妾ｉ読しかつ第２
の負荷素子Ｒ２を介して第１の基準電位ＶＤＤＶｃ接続
しソース電極が前記第２の基準電位（接地電位）に接続
しゲート電極が第１のＦＥＴ：Ｇ１のドレインに接続す
る第２のＦ Ｅ ’ｒ ： Ｇ ２と、ゲート電極がワ
ード線に接続されソース電極が準１のＦＥＴ：Ｇｌのド
レイン電極に接続されドレイン電極が一つのピット線Ｂ
Ｌに接続される第１のスイッチングトランジスタＳＧ１
と、ゲート電極がワード線ＷＬＶｃ接続されソース電極
が第りのＩｉ’ＥＴ：Ｇ２ のドレイン電極に接続され
ドレイン電極がＨｉＪ記ビット線１３Ｌとは別のビット
線ＢＬＶＩ−接続される第２のスイッチングトランジス
タＳＧＩと、第１０ＦＥＴ：Ｇｌのドレイン電極と第２
のＦ Ｅ Ｔ ： ０２のドレイン電極との間に結合さ
れるカップリングコンデンサＣｃとを含んで構成される
。
てドレイン電極が第１の基準電２位ＶＤＤ に接続され
、ソース電極が第２の基準電位（ここでは接地電位）に
接続された第１０ＦＥＴ：Ｇｌと、ドレイン電極が＾３
１のＦＥＴ：Ｇｌ のゲート電極にＩ妾ｉ読しかつ第２
の負荷素子Ｒ２を介して第１の基準電位ＶＤＤＶｃ接続
しソース電極が前記第２の基準電位（接地電位）に接続
しゲート電極が第１のＦＥＴ：Ｇ１のドレインに接続す
る第２のＦ Ｅ ’ｒ ： Ｇ ２と、ゲート電極がワ
ード線に接続されソース電極が準１のＦＥＴ：Ｇｌのド
レイン電極に接続されドレイン電極が一つのピット線Ｂ
Ｌに接続される第１のスイッチングトランジスタＳＧ１
と、ゲート電極がワード線ＷＬＶｃ接続されソース電極
が第りのＩｉ’ＥＴ：Ｇ２ のドレイン電極に接続され
ドレイン電極がＨｉＪ記ビット線１３Ｌとは別のビット
線ＢＬＶＩ−接続される第２のスイッチングトランジス
タＳＧＩと、第１０ＦＥＴ：Ｇｌのドレイン電極と第２
のＦ Ｅ Ｔ ： ０２のドレイン電極との間に結合さ
れるカップリングコンデンサＣｃとを含んで構成される
。
第２図から明らかなように、本発明のメモリセルは第１
のＦＥＴ：Ｇｌと第２０Ｆ１うＴ：Ｇ２のそれぞれのド
レイン電極を容量Ｃｃで結合したことに特徴がある。カ
ップリング・コンデンサを設けると、節点Ｎ１にα粒子
等が入射して電位が低下した場合、カップリングコンデ
ンサＣ８Ｋより節点Ｎ２の市、位も低下し、フリップフ
ロップの反転を防ぐことができる。このため、従来型の
スタティックメモリセルでは、節点Ｎ１及びＮ２の容量
を大きくして節点に保持される電荷量をα粒子によって
流入する電荷量より大きくする必要があったが、本発明
に示したカップリングコンデンサ全付加することにより
、節点の容量が小さくてもα粒子の影・岸全受けにくく
なる。
のＦＥＴ：Ｇｌと第２０Ｆ１うＴ：Ｇ２のそれぞれのド
レイン電極を容量Ｃｃで結合したことに特徴がある。カ
ップリング・コンデンサを設けると、節点Ｎ１にα粒子
等が入射して電位が低下した場合、カップリングコンデ
ンサＣ８Ｋより節点Ｎ２の市、位も低下し、フリップフ
ロップの反転を防ぐことができる。このため、従来型の
スタティックメモリセルでは、節点Ｎ１及びＮ２の容量
を大きくして節点に保持される電荷量をα粒子によって
流入する電荷量より大きくする必要があったが、本発明
に示したカップリングコンデンサ全付加することにより
、節点の容量が小さくてもα粒子の影・岸全受けにくく
なる。
例えば、第１図の従来例において、ＮｌとＮ２の電位差
２ Ｖ ｉｔ、１＝Ｊも２＝ＩＭΩの場合、節点容量Ｃ
５は０．０４ｐＦ程度なければα粒子の入射によシ情報
の反転が生じる。これに対し、本地へ明のメモリセルで
は、同じ条件でカップリングコンデンザ’ｉ ｏ、ｏ
ｉｐＦ付加すれば節点容ｊ北ｃｓは０．０２ｐＦ程度で
α粒子の入射で情報の反転を生じず、カップリングの効
果によシ節点の容量が小さくても情報の反転を防ぐこと
が可能となる。つまクカップリングコンデンサ全付加す
ることにより全体の容−４ヲ付カロしない場合に比べて
小さく出来、メモリセルの１ＩｉＩ７ｆｊを小さくする
ことが可能となる。
２ Ｖ ｉｔ、１＝Ｊも２＝ＩＭΩの場合、節点容量Ｃ
５は０．０４ｐＦ程度なければα粒子の入射によシ情報
の反転が生じる。これに対し、本地へ明のメモリセルで
は、同じ条件でカップリングコンデンザ’ｉ ｏ、ｏ
ｉｐＦ付加すれば節点容ｊ北ｃｓは０．０２ｐＦ程度で
α粒子の入射で情報の反転を生じず、カップリングの効
果によシ節点の容量が小さくても情報の反転を防ぐこと
が可能となる。つまクカップリングコンデンサ全付加す
ることにより全体の容−４ヲ付カロしない場合に比べて
小さく出来、メモリセルの１ＩｉＩ７ｆｊを小さくする
ことが可能となる。
以上詳細に説明した様に、本発明によれば、α粒子等放
射性粒子の影％５に受けにくいメモリセル全行ることが
できるので、その効果は非常に太きい。
射性粒子の影％５に受けにくいメモリセル全行ることが
できるので、その効果は非常に太きい。
ｇｒｒ １図は従来のフリップフロップ型スタティック
メモリセルの一例の回路図、第２図は本発明の一実施例
の回路図である。 １３Ｌ、 ｔＪＴ、・・・・・ビット線、０１．Ｃ１０
・・ ・Ｆ Ｅ ｌｉ、１１１も１，１．（，２・・・
・負荷素子、ＳＧｌ、ＳＧ２・・−・スイッチングトラ
ンジスタ、ＷＬ・・・・ ワード腺。 ■ 神１ド ロ９ ’ＤＤ
メモリセルの一例の回路図、第２図は本発明の一実施例
の回路図である。 １３Ｌ、 ｔＪＴ、・・・・・ビット線、０１．Ｃ１０
・・ ・Ｆ Ｅ ｌｉ、１１１も１，１．（，２・・・
・負荷素子、ＳＧｌ、ＳＧ２・・−・スイッチングトラ
ンジスタ、ＷＬ・・・・ ワード腺。 ■ 神１ド ロ９ ’ＤＤ
Claims (1)
- 第１の負荷素子を介してドレイン電極が第１の基準電位
に接続されソース電極が第２の基準電位に接続された第
１のＦＥＴと、ドレイン電極が前記第１のＦ Ｅ ’Ｉ
”のゲート電極に接続しかつ第２の負荷素子を介して前
記第１の基準電位に接続しソース電極が前記第２の基準
電位に接続しゲート電極が前記第１のＦ’ ＥＴのドレ
インに接続する第２のＦ’ＥＴと、ゲート電極がワード
線に接続されソース電極が前記第１のＦ Ｅ Ｔのドレ
イン電極に接続されドレイン電極が一つのビット線に接
続される第１のスイッチングトランジスタと、ゲート電
極が前記ワード線に接続されソース電極が前記第２のＦ
ＥＴのドレイン電極に接続されドレイン電極が前記ビッ
ト線とは別のビット線に接続される第２のスイッチング
トランジスタと、前記第１のＦＥＴのドレイン電極と前
記第２のＦＥＴのドレイン電極との間に結合される容量
とを含むこと全特敵とするメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193180A JPS5982697A (ja) | 1982-11-02 | 1982-11-02 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193180A JPS5982697A (ja) | 1982-11-02 | 1982-11-02 | メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5982697A true JPS5982697A (ja) | 1984-05-12 |
Family
ID=16303630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193180A Pending JPS5982697A (ja) | 1982-11-02 | 1982-11-02 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6166296A (ja) * | 1984-09-07 | 1986-04-05 | Nec Corp | 相補型ｍｏｓメモリ装置 |
| JPH08321176A (ja) * | 1995-05-25 | 1996-12-03 | Lg Semicon Co Ltd | 半導体メモリセル |
-
1982
- 1982-11-02 JP JP57193180A patent/JPS5982697A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6166296A (ja) * | 1984-09-07 | 1986-04-05 | Nec Corp | 相補型ｍｏｓメモリ装置 |
| JPH08321176A (ja) * | 1995-05-25 | 1996-12-03 | Lg Semicon Co Ltd | 半導体メモリセル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4879690A (en) | Static random access memory with reduced soft error rate | |
| US4400799A (en) | Non-volatile memory cell | |
| EP0098417A2 (en) | Semiconductor memory device | |
| JP2518133B2 (ja) | スタティック型半導体記憶装置 | |
| EP0233453A1 (en) | Associative memory cells | |
| US3618053A (en) | Trapped charge memory cell | |
| US4336465A (en) | Reset circuit | |
| JPH0350359B2 (ja) | ||
| JPH11510300A (ja) | Ｓｒａｍ―ｍｏｓトランジスタメモリセルの駆動方法 | |
| US3876887A (en) | Mos amplifier | |
| JPS5922359A (ja) | 集積化半導体記憶装置 | |
| JPS5982697A (ja) | メモリセル | |
| JPH06309869A (ja) | 半導体記憶装置 | |
| KR900001773B1 (ko) | 반도체 집적회로 | |
| KR900002662B1 (ko) | 상보형 반도체 메모리장치 | |
| EP0106222A2 (en) | Semiconductor memory device | |
| JPS6113500A (ja) | 半導体メモリ装置 | |
| JPS5839117A (ja) | Ｍｏｓトランジスタ駆動回路 | |
| JPH0353646B2 (ja) | ||
| JPH01300318A (ja) | 基準電圧発生回路 | |
| JPS5979486A (ja) | センスアンプ | |
| JP2662800B2 (ja) | 半導体記憶装置 | |
| JPH06203570A (ja) | 半導体記憶装置 | |
| JPS589290A (ja) | 半導体記憶装置 | |
| JPS611058A (ja) | 不揮発性ｒａｍ |