KR960009198A - 반도체 메모리 장치를 위한 메모리 셀 레이아웃 - Google Patents

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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

복수개의 메모리 셀(MC)이 반도체 기판(30)의 주표면에 제1방향으로 등거리 간격으로 배열되어서 제1메모리 셀 그룹(61)을 형성하고, 제2메모리 셀 그룹(62)은 제1메모리 셀 그룹(61)에 인접하여 배열된다.
제2메모리 셀 그룹(62)에서, 복수개의 메모리 셀(MC)은 제1메모리 셀 그룹(61)과 같은 거리로 간격을 두고 배열되며, 제2메모리 셀 그룹(62)의 각 메모리 셀의 상기 중심위치는 제1메모리 셀 그룹(61)의 각 메모리 셀의 중심 위치에 대해 1/6 만큼씩 이동되어 배치된다.
비트라인 쌍(31a-32a)과 워드라인(41-46)은 단일 층에 형성되고 저장 노드 접점(52a, 52b)을 우회한다.

Description

반도체 메모리 장치를 위한 메모리 셀 레이아웃
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 실시예 1의 평면도이다.

Claims (9)

  1. 반도체 기판(30)과; 상기 반도체 기판의 주 표면에서 제1방향으로 등거리 간격을 두고 배열된 복수개의 메모리 셀을 포함한 제1메모리 셀 그룹(61); 및 상기 제1메모리 셀 그룹에 인접하고, 상기 제1그룹 메모리셀 그룹과 같은 거리 만큼 간격을 두고 배열되며, 상기 제1메모리 셀 그룹의 각 메모리 셀의 중심 위치에 대해 상기 제1방향으로 1/6만큼 이동된 중심 위치를 갖는 복수개의 메모리 셀을 포함하는 제2메모리 셀 그룹(62)을 구비함을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
  2. 제1항에 있어서, 각각 상기 제1메모리 셀 그룹과 상기 제2그룹 메모리 셀 그룹을 포함하는 복수개의 메모리 어레이 장치가 규정된 사각형 모양을 형성하도록 결합됨을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
  3. 제1항에 있어서, 상기 메모리 셀은 한개의 스위칭 트랜지스터와, 한개의 커패시터와, 상기 스위칭 트랜지스터의 제1전극을 상기 커패시터에 접속하기 위한 저장 노드접점(52a, 52b)을 구비하고, 상기 스위칭 트랜지스터의 제2전극에 접속되고, 상기 저장 노드 접점을 우회하는 비트 라인 쌍(31a-32a)은 상기 반도체 기판의 상기 주 표면에 형성됨을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조
  4. 제3항에 있어서, 상기 비트라인은 폴디드 비트라인 구조로 되어 있음을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조..
  5. 제3항에 있어서, 한개의 워드라인(41-46)은 상기 비트라인을 교차하고 상기 저장 노드 접점을 우회하여, 상기 스위칭 트랜지스터의 입력 전극에 접속되도록 상기 반도체 기판 위에 형성됨을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
  6. 제5항에 있어서, 상기 워드라인은 그것이 상기 비트라인의 교차할 때마다 굽혀져서 형성됨을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
  7. 제5항에 있어서, 상기 워드라인은 그것이 상기 비트라인의 여러개와 교차할 때마다 굽혀져서 형성됨을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
  8. 제3항에 있어서, 상기 커패시터는 상기 비트라인과 스위칭 트랜지스터 보다 상층에 형성됨을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
  9. 제3항에 있어서, 상기 커패시터는 고유전성 또는 가유전성의 절연 막(65)을 포함하는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950026465A 1994-08-30 1995-08-24 반도체 메모리 장치를 위한 메모리 셀 레이아웃구조 KR100191791B1 (ko)

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