KR970008613A - 셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치 - Google Patents

셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치 Download PDF

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KR970008613A
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요시타카 다다키
준 무라타
가츠오 유하라
유지 에자키
미치오 다나카
미치오 니시무라
가즈히코 사이토
다카토시 가키자키
신야 니시오
다케시 사카이
조성수
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가나이 츠토무
히다치세사쿠쇼 가부시키가이샤
윌리엄 E. 힐러
텍사스 인스투루먼트 인코포레이티드
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Abstract

반도체 집적회로장치에 관한 것으로서, COB구조의 메모리셀을 갖는 DRAM에 있어서 셀 선택용 트랜지스터의 임계값전압의 변동을 방지하기 위해 서로 거의 평행하게 배치된 여러개의 비트선 콘덕터, 서로 거의 평행하게 배치되고 비트선 콘덕터에 대해서 거의 직교하는 여러개의 워드선 쿤덕터 및 각각의 비트선 콘덕터 중 하나와 워드선 콘덕터 중 하나 사이의 교점에 형성된 메모리셀 및 절연재의 패턴의 의해 반도체기판의 주면에 설정된 여러개의 유닛활성영역을 구비하고, 각각의 활성영역은 인접한 2개의 워드선 콘덕터를 가로지르도록 연장되어 한쌍의 메모리셀을 형성하고, 하나의 제1반도체영역과 2개의 제2반도체영역을 포함하며, 제1반도체영역은 인접하는 2개의 워드선 콘덕터 사이에 배치되어 상기 비트선 콘덕터 중 하나와 접속되고, 2개의 제2반도체영역은 인접하는 2개의 워드선 콘덕터 중 상기 제1반도체영역과 다른 것을 각각 가로질러 하나의 비트선 콘덕터와 하나의 비트선 콘덕터에 인접한 다른 비트선 콘덕터 사이에 배치되어, 인접하는 2개의 워드선 콘덕터 아래의 반도체기판의 주면에 있어서 제1반도체영역과 2개의 반도체영역 사이에 채널 형성영역이 마련되며, 각각의 채널형성영역은 비트선 콘덕터에 수직방향으로 측정할 때 제2반도체영역에 접하는 폭이 제1반도체영역에 접하는 채널영역의 폭보다 큰 DRAM(dynamic random access memory)를 마련한다. 이것에 의해, 메모리셀 선택용 MISFET의 게이트전극 아래의 채널영역의 불순물 농도가 균일하게 분포될 수 있으므로, 메모리셀 선택용 MISFET의 임계값전압의 변동을 방지할 수 있다.

Description

셀 선택 트랜지스터가 안정화 임계값을 갖는 DRAM을 구비한 반도체 집적회로장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 제1실시예에 따른 DRAM의 메모리셀 패턴의 레이아웃을 도시한 평면도.

Claims (11)

  1. 서로 거의 평행하게 배치된 여려개의 비트선 콘덕터, 사로 거의 평행하게 배치되고 상기 비트선 콘덕터에 대해서 거의 직교하는 어려개의 워드선 콘덕터 및 각각이 상기 비트선 콘덕터 중 하나와 상기 워드선 콘덕터 중 하나 사이의 교점에 형성된 메모리셀 및 절연재의 패턴의 의해 반도체기판의 주면에 설정된 여려개의 유닛활성영역을 구비하고, 상기 각각의 활성영역은 인접한 2개의 워드선 콘덕터를 가로지르도록 연장되어 한쌍의 메모리셀 을 형성하고, 하나의 제1반도체영역과 2개의 제2반도체영역을 포함하며, 상기 제1반도체영역은 상기 인접하는 2개의 워드선 콘덕터 사이에 배치되어 상기 비트선 콘덕터 중 하나에 접속되고, 상기 2개의 제2반도체영역은 인접하는 2개의 워드선 콘덕터 중 상기 제1반도체영역과 다른 것을 각각 가로질러 상기 하나의 비트선 콘덕터와 상기 하나의 비트선 콘덕터에 인접한 다른 비트선 콘덕터 사이에 배치되어, 상기 인접하는 2개의 워드선 콘덕터 아래의 상기 반도체기판의 상기 주면에 있어서 상기 제1바노체영역과 상기 2개의 반도체영역사이에 채녈형성영역이 마련되며, 상기 각각의 채널형성영역은 상기 비트선 콘덕터에 수직방향으로 측정할 때 상기 제2반도체영역에 접하는 폭이 상기 제1반도체영역에 접하는 상기 채널영역의 폭보다 큰 DRAM(dynamic random access memory).
  2. 제1항에 있어서, 상기 각각의 메모리셀은 상기 비트선 캐패시터 위에 배치된 정보축적 캐패시터를 갖고, 상기 각각의 제2반도체영역은 상기 제2반도체영역에 콘택트홀을 채우는 도전재와 접촉하며, 상기 도전재는 상기 정보축적 캐패시터의 측적노드전극으로써의 기능을 하는 DRAM.
  3. 제1항에 있어서, 상기 각각 의 채널형성영역은 상기 반도체기판의 상기 주면의 평면에서 보았을 때 상기 워드선 콘덕터와 거의 평행한 대향하는 제1변과 제2변 및 한쪽 방향으로 대향하는 제3변과 제4변이 가로지르고, 상기 대향하는 제1변 및 제2변에 대응하는 상기 각각의 채널형성영역의 에지는 상기 제1 및 제2반도체영역에 각각 인접하고, 상기 제3변에 대응하는 상기 각각의 채널형성영역의 에지는 상기 제1반도체영역이 접속되는 상기 하나의 비트선 콘더터 아래에 부분적으로 배치되며, 상기 각각의 채널형성영역에 있어서, 상기 비트선 콘덕터의 연장방향과 제4변 사이의 미세한 각도는 상기 비트선 콘덕터의 연장방향과 상기 제3변 사이의 미세한 각도보다 작고, 상기 제1변과 제3변 사이의 내부 각도가 상기 제1변과 제4변 사이의 외부각도보다 작은 DRAM.
  4. 제3항에 있어서, 상기 제1변과 제3변 사이의 상기 내부각도와 상기 외부각도 중 적어도 하나의 약 60°와 약 90° 사이인 DRAM.
  5. 제3항에 있어서, 상기 비트선 콘덕터의 연장방향과 상기 제4변 사이의 상기 미세한 각도는 약 30°이하인 DRAM.
  6. 서로 거의 평행하게 배치된 여러개의 비트선 콘덕터, 서로 거의 평행하게 배치되고 상기 비트선 콘덕터에 거의 수직인 여러개의 워드선 콘덕터, 각각이 상기 비트선 콘덕터 중 하나와 상기 워드선 콘덕터 중 하나 사이의 교점에 형성된 메모리셀 및 분리재의 패턴에 의해 반도체기판의 주면에 여러개의 유닛활성영역이 설정되며, 상기 각각의 유닛활성영역은 인접하는 2개의 워드선 콘덕터를 가로지르도록 연장되고, 하나의 제1반도체영역과 두개의 제2반도체영역을 포함하고, 상기 제1반도체영역은 상기 인접하는 2개의 워드선 콘덕터 사이에 위치하여 상기 비트선 콘덕터 중 하나에 접속되며, 상기 2개의 제2반도체영역은 상기 인접하는 2개의 워드선 콘덕터 중 상기 제1반도체영역과 다른 것을 각각 가로질러서 상기 하나의 비트선 콘덕터와 상기 하나의 비트선 콘덕터에 인접하는 다른 비트선 콘덕터 사이에 배치되어 ,상기 인접하는 2개의 워드선 콘덕터 아래의 상기 반도체기판의 상기 주면에 있어서 상기 제1반도체영역과 상기 2개의 제2반도체영역 사이에 채널형성영역이 마련되며, 상기 제1 및 제2반도체영역 및 상기 인접하는 2개의 워드선 콘덕터는 셀선택용 트랜지스터를 형성하고, 상기 각각의 채널형성영역은 상기 비트선 콘덕터에 수직방향으로 측정할 때 상기 제2반도체영역에 인접한 폭이 상기 제1반도체영역에 인접한 폭보다 커서, 상기 셀선택용 트랜지스터의 임계값전압을 안정화하는 DRAM.
  7. 제1항에 있어서, 분리재의 상기 패턴은 산화필드의 패턴인 DRAM.
  8. 특허청구의 범위 제1항에 따른 DRAM을 구비한 반도체장치.
  9. 특허청구의 범위 제3항에 따른 DRAM을 구비한 반도체장치.
  10. 특허청구의 범위 제5항에 따른 DRAM을 구비한 반도체장치.
  11. 특허청구의 범위 제6항에 따른 DRAM을 구비한 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960029924A 1995-07-25 1996-07-24 셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치 KR970008613A (ko)

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