JPH0714006B2 - ダイナミツク型メモリ - Google Patents
ダイナミツク型メモリInfo
- Publication number
- JPH0714006B2 JPH0714006B2 JP60115914A JP11591485A JPH0714006B2 JP H0714006 B2 JPH0714006 B2 JP H0714006B2 JP 60115914 A JP60115914 A JP 60115914A JP 11591485 A JP11591485 A JP 11591485A JP H0714006 B2 JPH0714006 B2 JP H0714006B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- capacitor
- cell plate
- dynamic memory
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ダイナミック型メモリに関し、特にメモリセ
ルの配置状態を改良したダイナミック型メモリに係わ
る。
ルの配置状態を改良したダイナミック型メモリに係わ
る。
従来のダイナミック型メモリは、第８図及び第９図に示
すようにメモリセルをトランジスタのチャンネル長方向
に1/2ピッチずらして配置した構造になっている。即
ち、図中の１は図示しないｐ型半導体基板の表面に図示
しないフィールド酸化膜で分離された２つのメモリセル
を構成する島領域であり、これら島領域１は1/2ピッチ
ずらして配置されている。前記島領域１の両端の五角形
状の部分には、キャパシタの一方の電極を構成するn-型
拡散層（図示せず）が形成され、かつそれらの中央には
前記拡散層と所定距離隔ててビット線と接続されるn+型
拡散層（図示せず）が形成されている。図中の２は、例
えば第１層多結晶シリコンからなるセルプレート電極で
ある。このセルプレート電極２は、第９図に示すように
各島領域１の五角形状のn-型拡散層をキャパシタ絶縁膜
を介して覆っており、各メモリセルの共通電極となって
いる。また、前記セルプレート電極２には、トランジス
タ領域に対応して開孔部３が形成され、かつ各開孔部３
は1/2ピッチずらして配置されている。図中の４は、行
方向に隣接する島領域１の一方のメモリセル領域に亙っ
て設けられた第２層多結晶シリコンからなるトランスフ
ァーゲートである。図中の５は、前記n+型拡散層とコン
タクトホール６を通して接続された行方向に延びる第３
層多結晶シリコンからなるビット線である。図中の７
は、前記トランスファーゲート４とコンタクトホール８
を通して接続された列方向に延びるAlからなるワード線
である。
すようにメモリセルをトランジスタのチャンネル長方向
に1/2ピッチずらして配置した構造になっている。即
ち、図中の１は図示しないｐ型半導体基板の表面に図示
しないフィールド酸化膜で分離された２つのメモリセル
を構成する島領域であり、これら島領域１は1/2ピッチ
ずらして配置されている。前記島領域１の両端の五角形
状の部分には、キャパシタの一方の電極を構成するn-型
拡散層（図示せず）が形成され、かつそれらの中央には
前記拡散層と所定距離隔ててビット線と接続されるn+型
拡散層（図示せず）が形成されている。図中の２は、例
えば第１層多結晶シリコンからなるセルプレート電極で
ある。このセルプレート電極２は、第９図に示すように
各島領域１の五角形状のn-型拡散層をキャパシタ絶縁膜
を介して覆っており、各メモリセルの共通電極となって
いる。また、前記セルプレート電極２には、トランジス
タ領域に対応して開孔部３が形成され、かつ各開孔部３
は1/2ピッチずらして配置されている。図中の４は、行
方向に隣接する島領域１の一方のメモリセル領域に亙っ
て設けられた第２層多結晶シリコンからなるトランスフ
ァーゲートである。図中の５は、前記n+型拡散層とコン
タクトホール６を通して接続された行方向に延びる第３
層多結晶シリコンからなるビット線である。図中の７
は、前記トランスファーゲート４とコンタクトホール８
を通して接続された列方向に延びるAlからなるワード線
である。
しかしながら、第８図及び第９図に示すダイナミック型
メモリのメモリセルの配置では、メモリセルが微細化に
伴って小さくなると、セルプレート電極２の隣接する開
孔部３の距離が小さくなり、切断されるという問題が生
じる。即ち、メモリセルの寸法が全て同一割合で小さく
なり、デザインルールも同じ割合で小さくできれば上述
した従来構造のメモリセルでも、ただ単に比例縮小する
だけでセルプレート電極の切断という問題は生じない。
ところが、ダイナミック型メモリに要求される記憶容量
の増加、パッケージの大きさによるチップサイズの制限
により単なる比例縮小では記憶用キャパシタが小さ過ぎ
読み出し信号が小さくなり過ぎて使用できなくなる。こ
のため、今後はキャパシタを埋込み型とするか、或いは
高誘電性絶縁膜を用いるか、いずれかにより容量を大き
くすることが予想される。この時、確かにメモリセルの
キャパシタ部は平面的に従来の比例縮小率に比べて遥か
に縮小されるが、その他のトランスファーゲート４、ビ
ット線５とn+型拡散層とのコンタクトホール６は比例縮
小率だけ小さくなるのみで、結果的にはキャパシタ部分
がコンタクトホール６等形成するためのセルプレート電
極２の開孔部３より小さくなる。このようにキャパシタ
部の面積縮小がなされるのに対し、ビット線５とn+型拡
散層とのコンタクトホール６を形成するためのセルプレ
ート電極２の開孔部３が相対的に該キャパシタ部より大
きくなる、つまり全体が比例縮小しないために、開孔部
３間の距離が益々短くなってそれらの箇所でセルプレー
ト電極２が切断されるという問題が起こる。
メモリのメモリセルの配置では、メモリセルが微細化に
伴って小さくなると、セルプレート電極２の隣接する開
孔部３の距離が小さくなり、切断されるという問題が生
じる。即ち、メモリセルの寸法が全て同一割合で小さく
なり、デザインルールも同じ割合で小さくできれば上述
した従来構造のメモリセルでも、ただ単に比例縮小する
だけでセルプレート電極の切断という問題は生じない。
ところが、ダイナミック型メモリに要求される記憶容量
の増加、パッケージの大きさによるチップサイズの制限
により単なる比例縮小では記憶用キャパシタが小さ過ぎ
読み出し信号が小さくなり過ぎて使用できなくなる。こ
のため、今後はキャパシタを埋込み型とするか、或いは
高誘電性絶縁膜を用いるか、いずれかにより容量を大き
くすることが予想される。この時、確かにメモリセルの
キャパシタ部は平面的に従来の比例縮小率に比べて遥か
に縮小されるが、その他のトランスファーゲート４、ビ
ット線５とn+型拡散層とのコンタクトホール６は比例縮
小率だけ小さくなるのみで、結果的にはキャパシタ部分
がコンタクトホール６等形成するためのセルプレート電
極２の開孔部３より小さくなる。このようにキャパシタ
部の面積縮小がなされるのに対し、ビット線５とn+型拡
散層とのコンタクトホール６を形成するためのセルプレ
ート電極２の開孔部３が相対的に該キャパシタ部より大
きくなる、つまり全体が比例縮小しないために、開孔部
３間の距離が益々短くなってそれらの箇所でセルプレー
ト電極２が切断されるという問題が起こる。
本発明は、トランジスタの拡散層とビット線とのコンタ
クトホールが比例縮小し、キャパシタ部が該コンタクト
ホールに比べてより縮小されてもセルプレート電極の切
断を回避でき、同電極に共通の電位を与えることが可能
な高信頼性のダイナミック型メモリを提供しようとする
ものである。
クトホールが比例縮小し、キャパシタ部が該コンタクト
ホールに比べてより縮小されてもセルプレート電極の切
断を回避でき、同電極に共通の電位を与えることが可能
な高信頼性のダイナミック型メモリを提供しようとする
ものである。
本発明は、半導体基板に１つのトランジスタと１つのキ
ャパシタとからなるメモリセルを前記トランジスタのチ
ャンネル方向と直交する行方向および前記チャンネル方
向に平行な列方向に複数配置した構造のダイナミック型
メモリにおいて、 前記複数のメモリセルは、前記基板の列方向に1/2n（た
だし、ｎは２以上の自然数を示す）ピッチずらして配置
され、 前記各キャパシタは、前記基板に少なくともキャパシタ
用絶縁膜を介して配置された共通のセルプレート電極を
有し、 前記セルプレート電極は、前記基板の列方向に前記メモ
リセルと同一ピッチずらして階段状に繋がる、少なくと
もビット線を前記基板表面の拡散層に接続するための開
孔部を有し、かつ周辺の枠で一体化された形状をなすこ
とを特徴とするダイナミック型メモリである。かかる本
発明によれば、既述の如くトランジスタの拡散層とビッ
ト線とのコンタクトホールが比例縮小し、キャパシタ部
が該コンタクトホールに比べてより縮小化されてもセル
プレート電極の切断を回避でき、同電極に共通の電位を
与えることが可能なダイナミック型メモリを得ることが
できる。
ャパシタとからなるメモリセルを前記トランジスタのチ
ャンネル方向と直交する行方向および前記チャンネル方
向に平行な列方向に複数配置した構造のダイナミック型
メモリにおいて、 前記複数のメモリセルは、前記基板の列方向に1/2n（た
だし、ｎは２以上の自然数を示す）ピッチずらして配置
され、 前記各キャパシタは、前記基板に少なくともキャパシタ
用絶縁膜を介して配置された共通のセルプレート電極を
有し、 前記セルプレート電極は、前記基板の列方向に前記メモ
リセルと同一ピッチずらして階段状に繋がる、少なくと
もビット線を前記基板表面の拡散層に接続するための開
孔部を有し、かつ周辺の枠で一体化された形状をなすこ
とを特徴とするダイナミック型メモリである。かかる本
発明によれば、既述の如くトランジスタの拡散層とビッ
ト線とのコンタクトホールが比例縮小し、キャパシタ部
が該コンタクトホールに比べてより縮小化されてもセル
プレート電極の切断を回避でき、同電極に共通の電位を
与えることが可能なダイナミック型メモリを得ることが
できる。
以下、本発明をメモリセルを1/4ピッチずらして配置し
たダイナミック型メモリを例にして第１図〜第７図を参
照して詳細に説明する。
たダイナミック型メモリを例にして第１図〜第７図を参
照して詳細に説明する。
第１図は、ダイナミック型メモリの平面図、第２図は第
１図のＡ−Ａ線に沿う断面図、第３図は第１図のＢ−Ｂ
線に沿う断面図、第４図はセルプレートを形成した時の
状態を示す平面図、第５図はセルプレート電極の平面
図、第６図はトランスファーゲートを形成した時の状態
を示す平面図、第７図はビット線を形成した時の状態を
示す平面図である。図中の11は、ｐ型の半導体基板であ
る。この基板11の表面には、フィールド酸化膜12が選択
的に設けられており、かつ該基板11表面には前記フィー
ルド酸化膜12により分離された２つのメモリセルを構成
するため島領域13が形成されている。これら島領域13
は、第６図に示すように1/4ピッチずらして配置されて
いる。また、前記島領域13の両端付近には、埋込み型キ
ャパシタ14が設けられている。この埋込み型キャパシタ
14は、前記基板11に開孔された溝部15と、この溝部15の
内面を含み、かつその周辺の基板11表面に形成されたキ
ャパシタ用絶縁薄膜16と、前記溝部15を含む基板11表面
上に選択的に設けられた第１層多結晶シリコンからなる
セルプレート電極17とから構成されている。前記セルプ
レート電極17は、第４図及び第５図に示すように島領域
13の溝部15付近を覆い、かつ階段状の開孔部18を有する
と共に、周辺で互いに一体化した形状をなしている。前
記セルプレート電極17の周面には第１層間絶縁膜19が設
けられている。
１図のＡ−Ａ線に沿う断面図、第３図は第１図のＢ−Ｂ
線に沿う断面図、第４図はセルプレートを形成した時の
状態を示す平面図、第５図はセルプレート電極の平面
図、第６図はトランスファーゲートを形成した時の状態
を示す平面図、第７図はビット線を形成した時の状態を
示す平面図である。図中の11は、ｐ型の半導体基板であ
る。この基板11の表面には、フィールド酸化膜12が選択
的に設けられており、かつ該基板11表面には前記フィー
ルド酸化膜12により分離された２つのメモリセルを構成
するため島領域13が形成されている。これら島領域13
は、第６図に示すように1/4ピッチずらして配置されて
いる。また、前記島領域13の両端付近には、埋込み型キ
ャパシタ14が設けられている。この埋込み型キャパシタ
14は、前記基板11に開孔された溝部15と、この溝部15の
内面を含み、かつその周辺の基板11表面に形成されたキ
ャパシタ用絶縁薄膜16と、前記溝部15を含む基板11表面
上に選択的に設けられた第１層多結晶シリコンからなる
セルプレート電極17とから構成されている。前記セルプ
レート電極17は、第４図及び第５図に示すように島領域
13の溝部15付近を覆い、かつ階段状の開孔部18を有する
と共に、周辺で互いに一体化した形状をなしている。前
記セルプレート電極17の周面には第１層間絶縁膜19が設
けられている。
前記セルプレート電極17下に位置する領域を除く前記島
領域13表面には、３つのn+型拡散層201〜203（203は図
示せず）が互いに電気的に分離して形成されている。こ
れら拡散層201、202及び202、203（図示せず）の間のチ
ャンネル領域を含む基板11の島領域13表面には、第２図
及び第６図に示すように第２層多結晶シリコンからなる
トランスファーゲート21がゲート酸化膜22を介して設け
られている。これらトランスファーゲート21は、１つの
島領域13のみならず、他端が第１層間絶縁膜19上を横切
って隣接する島領域13にも延出している。
領域13表面には、３つのn+型拡散層201〜203（203は図
示せず）が互いに電気的に分離して形成されている。こ
れら拡散層201、202及び202、203（図示せず）の間のチ
ャンネル領域を含む基板11の島領域13表面には、第２図
及び第６図に示すように第２層多結晶シリコンからなる
トランスファーゲート21がゲート酸化膜22を介して設け
られている。これらトランスファーゲート21は、１つの
島領域13のみならず、他端が第１層間絶縁膜19上を横切
って隣接する島領域13にも延出している。
また、前記第１層間絶縁膜19及びトランスファーゲート
21を含む全面には第２層間絶縁膜23が被覆されている。
この第２層間絶縁膜23上には、第２図及び第７図に示す
ように前記n+型拡散層202とコンタクトホール24を通し
て接続された行方向に延びる第３層多結晶シリコンから
なるビット線25が設けられている。更に、前記ビット線
25を含む第２層間絶縁膜23上には、第３層間絶縁膜26が
被覆されている。この第３層間絶縁膜26上には、第１図
及び第３図に示すように前記トランスファーゲート21と
コンタクトホール27を通して接続された列方向に延びる
Alからなるワード線28が設けられている。
21を含む全面には第２層間絶縁膜23が被覆されている。
この第２層間絶縁膜23上には、第２図及び第７図に示す
ように前記n+型拡散層202とコンタクトホール24を通し
て接続された行方向に延びる第３層多結晶シリコンから
なるビット線25が設けられている。更に、前記ビット線
25を含む第２層間絶縁膜23上には、第３層間絶縁膜26が
被覆されている。この第３層間絶縁膜26上には、第１図
及び第３図に示すように前記トランスファーゲート21と
コンタクトホール27を通して接続された列方向に延びる
Alからなるワード線28が設けられている。
しかして、本発明によればメモリセルを1/4ピチずらし
て配置することによって、第１図、第２図、第４図及び
第５図に示すようにセルプレート電極17の幅の最少値は
埋込み型キャパシタ14の長さに相当するので、メモリセ
ルがいかに微細化されたとしても、前記キャパシタ14上
にセルプレート電極17が存在する限り、該電極17は斜め
に繋がっており、一つ一つが孤立することはない。従っ
て、第５図に示すようにセルアレイ周囲を第１層多結晶
シリコンで囲み、その周囲で所定の電位を与えることに
より、全てのセルプレート電極17に同じ電位を与えるこ
とが可能となる。
て配置することによって、第１図、第２図、第４図及び
第５図に示すようにセルプレート電極17の幅の最少値は
埋込み型キャパシタ14の長さに相当するので、メモリセ
ルがいかに微細化されたとしても、前記キャパシタ14上
にセルプレート電極17が存在する限り、該電極17は斜め
に繋がっており、一つ一つが孤立することはない。従っ
て、第５図に示すようにセルアレイ周囲を第１層多結晶
シリコンで囲み、その周囲で所定の電位を与えることに
より、全てのセルプレート電極17に同じ電位を与えるこ
とが可能となる。
また、メモリセルを1/4ピッチずらして配置することに
より、第８図図示の従来のダイナミック型メモリに比べ
て一本のビット線25と拡散層202とのコンタクトホール2
4の数を半減できるため、拡散層202とｐ型半導体基板11
との間の空乏層容量が減り、ビット線容量を従来に比べ
て減少できる。特に、今後、トランジスタが微細化され
に伴ってトランジスタ中の電界強度を一定に保持する観
点から、拡散層の不純物濃度は高くなる傾向にあり、拡
散層と基板間の容量は大きくなるので、拡散層とビット
線間のコンタクトホール数の減少は大きな利点をもたら
す。
より、第８図図示の従来のダイナミック型メモリに比べ
て一本のビット線25と拡散層202とのコンタクトホール2
4の数を半減できるため、拡散層202とｐ型半導体基板11
との間の空乏層容量が減り、ビット線容量を従来に比べ
て減少できる。特に、今後、トランジスタが微細化され
に伴ってトランジスタ中の電界強度を一定に保持する観
点から、拡散層の不純物濃度は高くなる傾向にあり、拡
散層と基板間の容量は大きくなるので、拡散層とビット
線間のコンタクトホール数の減少は大きな利点をもたら
す。
なお、上記実施例ではメモリセルを1/4ピッチずらして
配置した例について説明したが、1/8、1/16ピッチとず
らしても同様な効果を達成できる。但し、トランスファ
ーゲートやコンタクトホールの配置、ワード線のピッチ
等を考慮すると、1/4ピッチずらすことが最も好まし
い。
配置した例について説明したが、1/8、1/16ピッチとず
らしても同様な効果を達成できる。但し、トランスファ
ーゲートやコンタクトホールの配置、ワード線のピッチ
等を考慮すると、1/4ピッチずらすことが最も好まし
い。
上記実施例では、キャパシタとして埋込み型キャパシタ
を例にして説明したが、高誘電性絶縁膜をキャパシタ絶
縁膜としたキャパシタを使用した場合にも同様な効果を
達成できる。
を例にして説明したが、高誘電性絶縁膜をキャパシタ絶
縁膜としたキャパシタを使用した場合にも同様な効果を
達成できる。
以上詳述した如く、本発明によればトランジスタの拡散
層とビット線とのコンタクトホールが比例縮小し、キャ
パシタ部が該コンタクトホールに比べてより縮小化され
てもセルプレート電極の切断を回避でき、同電極に共通
の電位を与えることが可能で、しかもビット線容量を減
少でき、ひいては高信頼性で高速化を達成し得るダイナ
ミック型メモリを提供できる。
層とビット線とのコンタクトホールが比例縮小し、キャ
パシタ部が該コンタクトホールに比べてより縮小化され
てもセルプレート電極の切断を回避でき、同電極に共通
の電位を与えることが可能で、しかもビット線容量を減
少でき、ひいては高信頼性で高速化を達成し得るダイナ
ミック型メモリを提供できる。
第１図は、本発明の一実施例を示すダイナミック型メモ
リの平面図、第２図は第１図のＡ−Ａ線に沿う断面図、
第３図は第１図のＢ−Ｂ線に沿う断面図、第４図はセル
プレートを形成した時の状態を示す平面図、第５図はセ
ルプレート電極の平面図、第６図はトランスファーゲー
トを形成した時の状態を示す平面図、第７図はビット線
を形成した時の状態を示す平面図、第８図は従来のダイ
ナミック型メモリを示す平面図、第９図は第８図のメモ
リにおいてセルプレートを形成した時の状態を示す平面
図である。 11…ｐ型半導体基板、12…フィールド酸化膜、13…島領
域、14…埋込み型キャパシタ、15…溝部、17…セルプレ
ート電極、201、202…n+型拡散層、21…トランスファー
ゲート、24、27…コンタクトホール、25…ビット線、28
…ワード線。
リの平面図、第２図は第１図のＡ−Ａ線に沿う断面図、
第３図は第１図のＢ−Ｂ線に沿う断面図、第４図はセル
プレートを形成した時の状態を示す平面図、第５図はセ
ルプレート電極の平面図、第６図はトランスファーゲー
トを形成した時の状態を示す平面図、第７図はビット線
を形成した時の状態を示す平面図、第８図は従来のダイ
ナミック型メモリを示す平面図、第９図は第８図のメモ
リにおいてセルプレートを形成した時の状態を示す平面
図である。 11…ｐ型半導体基板、12…フィールド酸化膜、13…島領
域、14…埋込み型キャパシタ、15…溝部、17…セルプレ
ート電極、201、202…n+型拡散層、21…トランスファー
ゲート、24、27…コンタクトホール、25…ビット線、28
…ワード線。
Claims (4)
- 【請求項１】半導体基板に１つのトランジスタと１つの
キャパシタとからなるメモリセルを前記トランジスタの
チャンネル方向と直交する行方向および前記チャンネル
方向に平行な列方向に複数配置した構造のダイナミック
型メモリにおいて、 前記複数のメモリセルは、前記基板の列方向に1/2n（た
だし、ｎは２以上の自然数を示す）ピッチずらして配置
され、 前記各キャパシタは、前記基板に少なくともキャパシタ
用絶縁膜を介して配置された共通のセルプレート電極を
有し、 前記セルプレート電極は、前記基板の列方向に前記メモ
リセルと同一ピッチずらして階段状に繋がる、少なくと
もビット線を前記基板表面の拡散層に接続するための開
孔部を有し、かつ周辺の枠で一体化された形状をなすこ
とを特徴とするダイナミック型メモリ。 - 【請求項２】前記キャパシタは、前記キャパシタ用絶縁
膜が高誘電性絶縁膜であることを特徴とする特許請求の
範囲第１項記載のダイナミック型メモリ。 - 【請求項３】前記キャパシタは、前記基板に形成された
溝部と、前記溝部内面を含む前記基板表面に形成された
キャパシタ用絶縁膜と、前記基板に少なくとも前記キャ
パシタ用絶縁膜を介して配置された前記セルプレート電
極とを有する埋込み型キャパシタであることを特徴とす
る特許請求の範囲第１項記載のダイナミック型メモリ。 - 【請求項４】前記複数のメモリセルは、前記基板の列方
向に1/4ピッチずらして配置されていることを特徴とす
る特許請求の範囲第１項記載のダイナミック型メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115914A JPH0714006B2 (ja) | 1985-05-29 | 1985-05-29 | ダイナミツク型メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115914A JPH0714006B2 (ja) | 1985-05-29 | 1985-05-29 | ダイナミツク型メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61274357A JPS61274357A (ja) | 1986-12-04 |
| JPH0714006B2 true JPH0714006B2 (ja) | 1995-02-15 |
Family
ID=14674336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115914A Expired - Lifetime JPH0714006B2 (ja) | 1985-05-29 | 1985-05-29 | ダイナミツク型メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714006B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH02137364A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体記憶装置 |
| US5701022A (en) * | 1989-05-22 | 1997-12-23 | Siemens Aktiengesellschaft | Semiconductor memory device with trench capacitor |
| US5194752A (en) * | 1989-05-23 | 1993-03-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
| JPH0713864B2 (ja) * | 1989-09-27 | 1995-02-15 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2512598B2 (ja) * | 1990-05-18 | 1996-07-03 | シャープ株式会社 | 半導体メモリ |
| JPH04328860A (ja) * | 1991-04-30 | 1992-11-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| TW318281B (ja) * | 1994-08-30 | 1997-10-21 | Mitsubishi Electric Corp | |
| DE19813169A1 (de) * | 1998-03-25 | 1999-10-07 | Siemens Ag | Halbleiterspeicher mit streifenförmiger Zellplatte |
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| JPS56116660A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor memory circuit device |
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
-
1985
- 1985-05-29 JP JP60115914A patent/JPH0714006B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPS61274357A (ja) | 1986-12-04 |
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