JP5564829B2 - 半導体記憶装置及びその制御方法 - Google Patents

Description

本発明は、ＭＯＳ（Metal-Oxide-Semiconductor）型キャパシタを含むメモリセルが配列されたメモリセルアレイを有する半導体記憶装置及びその制御方法に関する。

マイクロプロセッサなどを含む論理回路で構成されるＬＳＩ上に集積化された、混載ＤＲＡＭ（embedded Dynamic Random Access Memory：以下、ｅＤＲＡＭという。）と呼ばれる半導体記憶装置が知られている。ｅＤＲＡＭは、ＭＯＳ型キャパシタを電荷の保持機能実現手段として使用して、高速動作するように構成されたＤＲＡＭである。こうしたＤＲＡＭにおけるデータの記憶原理は、メモリセルを構成するＭＯＳ型キャパシタに電荷（セルデータ：Cell data）を蓄積し、スイッチ用のＭＯＳトランジスタによってＭＯＳ型キャパシタへの電荷の出入りを制御するというものである。

このようなＤＲＡＭでは、ＭＯＳ型キャパシタに接続されたプレート線の電圧を、所定の大きさの負電圧とすることで、データの保持が行われる。
従来、上記の負電圧を安定化させるため、プレート電圧が所定レベルよりも浅くなることを検出する検出器、及び深くなることを検出する検出器を備えた半導体記憶装置が知られている（たとえば、特許文献１参照。）。このような半導体記憶装置では、２つの検出器を常に活性化させて、プレート電圧が所定の範囲から外れる場合に、プレート電圧を上げるか下げるかして、プレート電圧のレベルを一定の負電圧に保つようにしている。

特開２００３−１６８２９３号公報

ところで、半導体記憶装置では、書き込み時に発生するノイズ（あるいは外乱：Disturb）により、プレート電圧が大きく負電位方向へと遷移し、メモリセルのデータが損失する恐れがある。

書き込み時のノイズによるデータの損失を防止するために、従来の半導体記憶装置のように、２つの検出器を用いて負電圧を安定化させる場合、２つの検出器は常に活性化状態にあるため、消費電力が大きくなるという問題があった。

上記の点を鑑みて、本発明は、データ書き込み時のノイズ発生に起因するデータの損失を、少ない消費電力で防止可能な半導体記憶装置及びその制御方法を提供することを目的とする。

上記目的を達成するために、以下のような半導体記憶装置が提供される。この半導体記憶装置は、ＭＯＳ型キャパシタを含むメモリセルが配列されたメモリセルアレイと、前記ＭＯＳ型キャパシタのゲート電極に接続されるプレート線にプレート電圧を供給する電源供給部と、前記メモリセルアレイへのアクセス発生時に、前記プレート線を第１電源線に接続するスイッチと、を有する。

開示の半導体記憶装置及びその制御方法によれば、データ書き込み時のノイズ発生に起因するデータの損失を、少ない消費電力で防止できる。

実施の形態に係る半導体記憶装置の要部構成を示す回路図である。 図１の電源供給部における発振器及びポンプ回路の一例を示す図である。 図１の内部タイミング遅延回路からのメモリ活性化信号とプレート電圧の関係を示すタイミング図である。 ｅＤＲＡＭの構成を示すブロック図である。 メモリセルアレイの一例を示す図である。 内部電源発生回路の一例を示すブロック図である。 ｅＤＲＡＭの動作を示すタイミング図である。

以下、図面を参照してこの発明の実施の形態について説明する。
図１は、実施の形態に係る半導体記憶装置の要部構成を示す回路図である。
半導体記憶装置１００は、メモリセルアレイ１、電源供給部２、切り替えタイミング制御部３及び切り替え部４を有している。

メモリセルアレイ１は、マトリクス状に配置された複数のメモリセル（ＤＲＡＭセル）を有している。各メモリセルは、ＭＯＳ型キャパシタを有している。プレート線ＰＬは、各ＭＯＳ型キャパシタに接続されている。なお、メモリセルアレイ１の詳細については、後に図５によって説明する。

電源供給部２は、電流源２１、電圧検出回路２２、発振器２３及びポンプ回路２４を有しており、プレート線ＰＬに対して所定の大きさのプレート電圧Ｖｐｌを供給している。プレート電圧Ｖｐｌは、メモリセルアレイ１のＭＯＳ型キャパシタで電荷保持させるために必要な負電圧である。

電流源２１は、Ｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという。）Ｑ１と、Ｎチャネル型のＭＯＳトランジスタ（以下、ｎＭＯＳという。）Ｑ２と、を有する。ｐＭＯＳＱ１のソース電極には電源電圧Ｖｄｄが印加され、ドレイン電極はｎＭＯＳＱ２のドレイン電極に接続されている。ｎＭＯＳＱ２のソース電極は接地されており、接地電位Ｖｓｓとなっている。なお、電流源２１の代わりに、ＢＧＲ（バンドギャップリファレンス）回路などの電圧源を用いてもよい。

電圧検出回路２２は、ｐＭＯＳＱ３、ｎＭＯＳＱ４及び可変抵抗Ｒ０を有する。ｐＭＯＳＱ３のソース電極には電源電圧Ｖｄｄが印加され、ドレイン電極はｎＭＯＳＱ４のドレイン電極に接続されている。ｎＭＯＳＱ４のソース電極は可変抵抗Ｒ０を介して、プレート線ＰＬに接続されている。このような電圧検出回路２２は、ポンプ回路２４から可変抵抗Ｒ０を介して帰還されるプレート線ＰＬのプレート電圧Ｖｐｌを検出している。

発振器２３は、たとえば、リングオシレータなどであり、電圧検出回路２２におけるプレート電圧Ｖｐｌの検出結果に応じて、その発振動作をオンまたはオフする。
ポンプ回路２４は、発振器２３の発振出力があると活性化し、その発振出力の大きさに応じて、プレート線ＰＬに対するプレート電圧Ｖｐｌを負電圧方向にポンピングする。

切り替えタイミング制御部３は、内部タイミング遅延回路３１とレベルシフタ３２を有する。
内部タイミング遅延回路３１では、メモリセルアレイ１を活性化するメモリ活性化信号として、たとえば、ロウアドレスストローブ信号ＲＡＳを生成し、レベルシフタ３２を介して切り替え部４に入力している。

レベルシフタ３２は、メモリ活性化信号を切り替え部４の後述するｎＭＯＳＱ７のゲート電極に入力するために、メモリ活性化信号の電圧レベルを調整する。
切り替え部４は、メモリセルアレイ１へのアクセス発生時に、プレート線ＰＬを、電源線（接地電位Ｖｓｓを有する接地線）に接続するスイッチ（図１の例ではｎＭＯＳＱ７）を有している。このスイッチは、メモリセルアレイ１へのアクセス発生を、メモリ活性化信号を入力することによって検出することができる。

切り替え部４は、たとえば、図１のように、互いに異なる抵抗値を有する抵抗器Ｒ１，Ｒ２、及び３つのｎＭＯＳＱ５，Ｑ６，Ｑ７を有している。ｎＭＯＳＱ５，Ｑ６は、モード選択用スイッチとして機能する。ｎＭＯＳＱ５は、そのドレイン電極が抵抗器Ｒ１を介して接地され、ソース電極がｎＭＯＳＱ７のドレイン電極に接続されている。ｎＭＯＳＱ６は、そのドレイン電極が抵抗器Ｒ２を介して接地され、ソース電極がｎＭＯＳＱ７のドレイン電極に接続されている。また、これらｎＭＯＳＱ５，Ｑ６のゲート電極には、それぞれモード切り替え信号ＭＯＤ１，ＭＯＤ２が供給され、ｎＭＯＳＱ５，Ｑ６を選択的にオンするように構成されている。ｎＭＯＳＱ７は、そのソース電極がメモリセルアレイ１のプレート線ＰＬに接続され、ゲート電極にはレベルシフタ３２を介して内部タイミング遅延回路３１からのメモリ活性化信号が供給されている。

なお、モード切り替え信号ＭＯＤ１，ＭＯＤ２は、たとえば、図示しないロジック回路側から入力される。詳細は後述する。
切り替え部４では、ｎＭＯＳＱ７がレベルシフタ３２から出力されるメモリ活性化信号によってオンオフ制御される。モード切り替え信号ＭＯＤ１，ＭＯＤ２は、メモリセルアレイ１に設定される動作周波数に応じて選択される。ｎＭＯＳＱ５，Ｑ６の一方のいずれかを、モード切り替え信号ＭＯＤ１あるいはＭＯＤ２によってオンすることで、２つの抵抗器Ｒ１，Ｒ２のいずれかを介してｎＭＯＳＱ７のドレイン電極が接地電位Ｖｓｓとなるように動作する。抵抗器Ｒ１，Ｒ２のうち抵抗値が大きいものが選択されれば、そこに流れる電流は小さくなり、小さな抵抗値が選択されれば、大きな電流が流れる。したがって、メモリセルアレイ１の動作周波数に応じた大きさの電流を、メモリセルアレイ１へのアクセス発生に同期して、接地電位Ｖｓｓからプレート線ＰＬに対して流すことができる。

なお、図１では、２つのモード切り替え信号ＭＯＤ１，ＭＯＤ２に応じて、２種類の抵抗器Ｒ１，Ｒ２のいずれかを選択するようにしているが、３つ以上のモード選択用のスイッチ及び抵抗器を設けてもよい。また、１つの可変抵抗器を用いて、モード切り替え信号に応じて、抵抗値を可変するようにしてもよい。

図２は、図１の電源供給部における発振器及びポンプ回路の一例を示す図である。
発振器２３は、ＮＡＮＤ回路２３ａと２つのインバータ２３ｂ，２３ｃを有する。発振器２３は、電圧検出回路２２よりプレート電圧Ｖｐｌが所定の基準電圧を超えたことを通知するアクト信号ＡＣＴが入力されると、所定の周波数の矩形波をポンプ回路２４に出力する。

ポンプ回路２４は、２つのインバータ２４ａ，２４ｂとＭＯＳキャパシタ２４ｃ、及び２つの直列接続されたｎＭＯＳ２４ｄ，２４ｅを有している。たとえば、図示しないロジック回路からの制御信号に応じて、ｎＭＯＳ２４ｄ，２４ｅがオンする。プレート電圧Ｖｐ１を引き下げる場合には、ｎＭＯＳ２４ｄがオフし、ｎＭＯＳ２４ｅがオンされ、発振器２３からの信号に応じて、プレート電圧Ｖｐ１が引き下げられる。

以下、図１の半導体記憶装置１００の動作を説明する。
図３は、図１の内部タイミング遅延回路からのメモリ活性化信号とプレート電圧の関係を示すタイミング図である。

プレート電圧Ｖｐｌは、リーク電流などによって、時間とともに、接地電位Ｖｓｓ側に上昇していく。電圧検出回路２２は、プレート電圧Ｖｐｌを検出して、一定の電圧より高くなった場合に、発振器２３を駆動させる。そして、ポンプ回路２４は、プレート電圧Ｖｐｌを引き下げる。プレート電圧Ｖｐｌが一定の電圧に引き下がると、電圧検出回路２２は、発振器２３を停止する。

メモリセルアレイ１へのアクセスが発生し、メモリ活性化信号がハイレベルとなると（タイミングＴ１）、切り替え部４のｎＭＯＳＱ７がオンする。これにより、プレート線ＰＬは、モード切り替え信号ＭＯＤ１，ＭＯＤ２により選択された、いずれかの抵抗器Ｒ１，Ｒ２を介して、接地される。

これにより、本実施の形態の半導体記憶装置１００は、以下のような効果がある。
各メモリセルに蓄積されたデータ‘１’をデータ‘０’に書き換える書き込みアクセスが発生した場合、プレート電圧Ｖｐｌが所定の大きさよりもマイナス側に大きくなってしまうという現象がある。その原因は、多ビット同時書き込みによってプレート電圧が過剰にポンピングされてしまうためである。

特に、１００ＭＨｚ以上で高速アクセスし、多バス動作するｅＤＲＡＭの場合、隣接するワード線間などに大きな寄生容量が発生する。このため、同時に各メモリセルに蓄積されたデータ‘１’をデータ‘０’に書き換えると、プレート電圧Ｖｐｌがポンピングされ、その際に大きなノイズ（あるいは外乱：Disturb）が発生し、プレート電圧Ｖｐｌが大きく負電位方向へと遷移する。その結果、読み出し電圧が低い状態でメモリセルから誤ったデータが読み出される恐れがある。

しかしながら、本実施の形態の半導体記憶装置１００では、上記のように、メモリセルアレイ１へのアクセス発生を検出すると、プレート線ＰＬを、抵抗器Ｒ１または抵抗器Ｒ２を介して接地する。これにより、図２のように、プレート電圧Ｖｐｌは接地電位Ｖｓｓ側に引き上げられていく。したがって、メモリセルへのデータ書き込み動作時に、プレート電圧Ｖｐｌへのノイズの影響を除去することができる。

また、１００ＭＨｚ以上で高速アクセスし、多バス動作するｅＤＲＡＭでも、プレート電圧Ｖｐｌに発生したノイズ分の電荷を確実に逃がすことができる。しかも、常時電流消費することなくメモリセルアレイ１へのアクセスが発生したときのみ、切り替え部４の電流経路が形成されるため、スタンバイ時での電流消費量の抑制も可能である。

また、選択可能な複数の抵抗器Ｒ１，Ｒ２が接地電位Ｖｓｓとプレート線ＰＬの間に並列に接続されているので、半導体記憶装置１００の動作速度に応じていずれかの抵抗器Ｒ１，Ｒ２の抵抗値を選択すれば、最小の電流消費量に設定できる。特に、読み書き動作がないリフレッシュ動作のみが継続するデータ保持期間（スタンバイ状態）においては、有効に消費電力を削減できる。

上記のような半導体記憶装置１００は、以下のようなｅＤＲＡＭに適用される。
図４は、ｅＤＲＡＭの構成を示すブロック図である。
図１に示した構成要素については、同一符号を付している。

ここでは、複数の機能ブロックが１つのチップに搭載されたシステムオンチップ（ＳｏＣ）のロジック回路５０と一体に構成されたｅＤＲＡＭ６０について説明する。
ｅＤＲＡＭ６０には、モード信号ｍｏｄｅ、アドレス信号Ａｄｄ、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、リフレッシュタイミング信号ＲＥＦなどがロジック回路５０から供給される。また、読み出しデータＤＯ、書き込みデータＤＩがロジック回路５０とｅＤＲＡＭ６０の間でやり取りされる。

ｅＤＲＡＭ６０は、メモリコア６１、内部電源発生回路６２、モードレジスタ６３、アドレスレジスタ６４、列デコーダ６５、行プリデコーダ６６、クロックバッファ・命令デコーダ６７、出力バッファ６８及び入力バッファ６９を有している。また、ｅＤＲＡＭ６０は、図１に示した内部タイミング遅延回路３１を有している。図１に示した他の構成については、メモリセルアレイ１と内部タイミング遅延回路３１とを除いて、たとえば、内部電源発生回路６２に含まれる。

内部タイミング遅延回路３１には、ロジック回路５０からクロック信号ＣＬＫ、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、リフレッシュタイミング信号ＲＥＦが、クロックバッファ・命令デコーダ６７を介して供給されている。内部タイミング遅延回路３１は、モードレジスタ６３、アドレスレジスタ６４と接続され、これらの回路にクロック信号ＣＬＫを供給している。

また、内部タイミング遅延回路３１は、出力バッファ６８、入力バッファ６９と接続され、メモリコア６１からの読み出しデータＤＯ、メモリコア６１への書き込みデータＤＩの蓄積を指示している。

さらに、内部タイミング遅延回路３１は、前述したメモリ活性化信号としてロウアドレスストローブ信号ＲＡＳを生成して内部電源発生回路６２に供給する。また、内部タイミング遅延回路３１は、列デコーダ６５及び行プリデコーダ６６にそれぞれワード線制御信号ＷＬＥ、コラム制御信号ＣＬＥを供給している。

メモリコア６１は、メモリセルアレイ１、コラムセレクタ６１ａ、行デコーダ６１ｂ、読み出しアンプ６１ｃ及び書き込みアンプ６１ｄを有している。
コラムセレクタ６１ａは、コラムアドレス信号ＣＡＤを列デコーダ６５から入力し、コラムアドレス信号ＣＡＤに応じてメモリセルアレイ１の列を選択する。

行デコーダ６１ｂは、行アドレス信号ＲＡＤを行プリデコーダ６６から入力し、行アドレス信号ＲＡＤに応じてメモリセルアレイ１の行を選択する。
読み出しアンプ６１ｃは、内部タイミング遅延回路３１で生成されたリードアンプ制御信号ＲＡＥに応じて、メモリセルアレイ１のデータを読み出す。

書き込みアンプ６１ｄは、内部タイミング遅延回路３１で生成されたライトアンプ制御信号ＷＡＥに応じて、メモリセルアレイ１にデータを書き込む。
内部電源発生回路６２は、モード切り替え信号ＭＯＤ（図１のＭＯＤ１，ＭＯＤ２）及びロウアドレスストローブ信号ＲＡＳなどを入力し、プレート電圧Ｖｐｌなどの複数の内部電源電圧を生成し、メモリコア６１に供給する。

モードレジスタ６３は、ロジック回路５０からモード信号ｍｏｄｅを入力し、内部電源発生回路６２にモード切り替え信号ＭＯＤを出力している。
アドレスレジスタ６４は、アドレス信号Ａｄｄをロジック回路５０から入力し、列デコーダ６５及び行プリデコーダ６６に供給する。

列デコーダ６５は、内部タイミング遅延回路３１から入力されるコラム制御信号ＣＬＥをデコードすることでコラムアドレス信号ＣＡＤを生成し、コラムセレクタ６１ａに供給する。

行プリデコーダ６６は、内部タイミング遅延回路３１から入力されるワード線制御信号ＷＬＥをデコードすることで行アドレス信号ＲＡＤを生成し、行デコーダ６１ｂに供給する。

クロックバッファ・命令デコーダ６７は、ロジック回路５０からクロック信号ＣＬＫ、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、リフレッシュタイミング信号ＲＥＦを入力し、内部タイミング遅延回路３１に供給する。

出力バッファ６８は、メモリコア６１からの読み出しデータＤＯを蓄積して、内部タイミング遅延回路３１の制御のもと、ロジック回路５０に読み出しデータＤＯを出力する。
入力バッファ６９は、ロジック回路５０から入力される書き込みデータＤＩを蓄積し、内部タイミング遅延回路３１の制御のもと、メモリコア６１に供給する。

図５は、メモリセルアレイの一例を示す図である。
メモリセルアレイ１は、複数のワード線ＷＬ０〜ＷＬｎと複数のビット線ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎとの交差位置にマトリックス状に配置された複数のメモリセルＭＣを有している。各メモリセルＭＣはＤＲＡＭセルであり、対応するビット線ＢＬ（またはビット線／ＢＬ）とプレート線ＰＬとの間で、直列に接続されるトランスファトランジスタ及びＭＯＳ型キャパシタによって構成されている。各メモリセルＭＣのトランスファトランジスタのゲート電極は、対応するワード線ＷＬ０〜ＷＬｎに接続されている。

複数のセンスアンプＳＡ０〜ＳＡｎは、複数のビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎにそれぞれ対応して設けられている。各センスアンプＳＡ０〜ＳＡｎは、図示しないセンスアンプ制御信号の活性化タイミングに応じて、対応するビット線対ＢＬ，／ＢＬの電位差を増幅する。メモリセルアレイ１には、さらに図示しない複数のイコライズ回路と複数のプリチャージ回路などが、ビット線対ＢＬ，／ＢＬにそれぞれ対応して設けられている。

図４に示す行デコーダ６１ｂが、行アドレス信号ＲＡＤに応じて、複数のワード線ＷＬ０〜ＷＬｎのいずれかを活性化させる。コラムセレクタ６１ａは、コラムアドレス信号ＣＡＤに応じて所定数のビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎを選択し、選択されたビット線対ＢＬ，／ＢＬを図示しない複数ビットの内部データバスと接続する。そして、読み出しアンプ６１ｃは、リードアンプ制御信号ＲＡＥの活性化期間（リード動作期間）に、内部データバス上のデータ信号を増幅して出力バッファ６８に出力する。書き込みアンプ６１ｄは、ライトアンプ制御信号ＷＡＥの活性化期間（ライト動作期間）に、入力バッファ６９のデータ信号を増幅して内部データバスに出力する。

図６は、内部電源発生回路の一例を示すブロック図である。
内部電源発生回路６２は、基準電圧発生回路６２ａ、プリチャージ電圧生成回路６２ｂ、プレート電圧生成回路６２ｃ、ビット線イコライズオン電圧生成回路６２ｄ及びビット線イコライズオフ電圧生成回路６２ｅを有している。

基準電圧発生回路６２ａは、内部電源発生回路６２の各部に基準電圧Ｖｒｅｆを供給する。
プリチャージ電圧生成回路６２ｂは、たとえば、電源電圧Ｖｄｄの半分（＝Ｖｄｄ／２）の大きさのプリチャージ電圧Ｖｐｒを生成し、メモリセルアレイ１に供給する。

プレート電圧生成回路６２ｃは、図１で示した電源供給部２、切り替え部４及びレベルシフタ３２を有し、ロウアドレスストローブ信号ＲＡＳを入力し、プレート電圧Ｖｐｌを生成してメモリセルアレイ１に供給する。

ビット線イコライズオン電圧生成回路６２ｄは、ワード線オフ時、及びビット線イコライズ制御のオンレベルを決定する電圧Ｖｄｄａを生成し、メモリセルアレイ１及び行デコーダ６１ｂに供給する。ビット線イコライズオン電圧生成回路６２ｄは、電圧Ｖｄｄａを、たとえば、電源電圧ＶｄｄからメモリセルＭＣのトランスファトランジスタの閾値Ｖｔｈとマージン電圧αの和だけ大きい電圧値（＝Ｖｄｄ＋Ｖｔｈ＋α）で生成する。

ビット線イコライズオフ電圧生成回路６２ｅは、ワード線オン時、及びビット線イコライズ制御のオフレベルを決定する電圧Ｖｂｂを生成し、メモリセルアレイ１及び行デコーダ６１ｂに供給する。ビット線イコライズオフ電圧生成回路６２ｅは、電圧Ｖｂｂを、たとえば、接地電位ＶｓｓからメモリセルＭＣのトランスファトランジスタの閾値Ｖｔｈとマージン電圧αの和だけ小さい電圧値（＝−（Ｖｔｈ＋α）で生成する。

以下、図４で示したｅＤＲＡＭ６０の動作について、書き込み動作を中心に簡単に説明する。
図７は、ｅＤＲＡＭの動作を示すタイミング図である。

クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥは、ロジック回路５０からｅＤＲＡＭ６０に供給されるものである。ロウアドレスストローブ信号ＲＡＳは、ｅＤＲＡＭ６０の内部タイミング遅延回路３１で生成されるメモリ活性化信号であって、たとえば、ＣＲ遅延回路によって生成できる。

ここでは、書き込み命令（ＷＲ命令）のタイミングにあわせて、ロウアドレスストローブ信号ＲＡＳが活性化すると、ワード電圧Ｖｗｌが電圧Ｖｂｂに立ち下がり、イコライズ制御信号ＥＱは、電圧Ｖｄｄａに立ち上がる。これにより、選択されたメモリセルＭＣに蓄積されていた電荷によりビット線対ＢＬ，／ＢＬの電圧Ｖｂｌ，Ｖ／ｂｌに、微小電位差（ビット線容量とセル電荷容量比に応じた電位差）が生じる。

論理値１から論理値０へのデータ書き込み動作では、ビット線対ＢＬ，／ＢＬの電位が反転する（タイミングＴ１０）。このとき、ノイズが発生するが、ロウアドレスストローブ信号ＲＡＳが活性化し、図１の切り替え部４のｎＭＯＳＱ７がオンするため、ノイズ相当分の電流が接地電位Ｖｓｓからプレート線ＰＬに流れる。

そのため、各メモリセルＭＣで同時に、かつ高速にデータの書き込みが行われても、プレート電圧Ｖｐｌを、図７のように、電圧Ｖｂｂとほぼ等しい電圧に保持することができる。なお、読み出し命令（ＲＤ命令）のタイミング、及び無処理（ＮｏＰ、すなわちスタンバイタイミング）時の動作については、ここでは説明を省略する。

なお、プレート線ＰＬへ電荷をリークさせるために必要な、図１の抵抗器Ｒ１，Ｒ２の抵抗値は下記の計算式（１）によって決めることができる。
Ｑ＝ＣＶ＝ＩＴ…（１）
ここで、Ｑは電荷量、Ｃは容量、Ｖは書き込み電圧、Ｉはリーク電流値、Ｔは動作速度である。

以下、一例として５１２ビット構成のｅＤＲＡＭ６０に１００ＭＨｚでランダムアクセスして、そこにデータ書き込みを実行する場合を考える。ここでは、容量Ｃを１０ｆＦ、書き込み電圧Ｖを１．２Ｖの状態から０Ｖの状態に変更するときの書き込み時間Ｔを１０ｎｓとする。

５１２×１０［ｆＦ］×１．２［Ｖ］／１０［ｎｓ］＝０．６ｍＡ
すなわち、このようなｅＤＲＡＭ６０での書き込みノイズを抑制するためには、およそ０．６ｍＡの電流値が流れるだけの抵抗値が必要である。

また、動作周波数を１０ＭＨｚの低速モードに変更した時は、６１．４μＡ以上の電流値を流せる抵抗値が必要である。
したがって、上述した半導体記憶装置の電源供給部２のポンプ回路２４の電流供給能力が１ｍＡであったとすると、抵抗器Ｒ１の設定抵抗値を調整して、そこに流れる電流値が０．６〜１ｍＡの間に設定すればよい。

以上、本発明について詳細に説明してきたが、前述の実施の形態は本発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

１ メモリセルアレイ
２ 電源供給部
３ 切り替えタイミング制御部
４ 切り替え部
２１ 電流源
２２ 電圧検出回路
２３ 発振器
２４ ポンプ回路
３１ 内部タイミング遅延回路
３２ レベルシフタ

Claims (5)

1. ＭＯＳ型キャパシタを含むメモリセルが配列されたメモリセルアレイと、
   前記ＭＯＳ型キャパシタのゲート電極に接続されるプレート線にプレート電圧を供給する電源供給部と、
   前記メモリセルアレイへのアクセス発生時に、前記プレート線を接地電位に維持された第１電源線に接続するスイッチと、
   前記メモリセルアレイへのアクセス発生時に前記メモリセルアレイを活性化するメモリ活性化信号を生成し、前記メモリ活性化信号により前記スイッチをオン状態に制御する切り替えタイミング制御部と、
   を有することを特徴とする半導体記憶装置。
2. 前記第１電源線と前記スイッチとの間に設けられた第１抵抗素子をさらに含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１抵抗素子は、前記メモリセルアレイの動作周波数が大きいほど、前記第１電源線から前記プレート線に多くの電流が流れるように抵抗値が設定されることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記スイッチと前記第１電源線との間に、前記第１抵抗素子と直列に設けられた第１モード選択用スイッチと、
   前記スイッチと前記第１電源線との間に直列に設けられた、第２モード選択用スイッチと第２抵抗素子と、
   をさらに有し、前記第１モード選択用スイッチ及び前記第２モード選択用スイッチは、モード選択信号によって制御されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 電源供給部が、メモリセルアレイのメモリセルのＭＯＳ型キャパシタのゲート電極に接続されるプレート線にプレート電圧を供給し、
   スイッチが、前記メモリセルアレイへのアクセス発生時に生成される、前記メモリセルアレイを活性化するメモリ活性化信号を受けると、前記プレート線を、接地電位に維持された第１電源線に接続することを特徴とする半導体記憶装置の制御方法。
   

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