JPH11260924A - 半導体集積回路装置のテスト方法 - Google Patents

半導体集積回路装置のテスト方法

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JPH11260924A
JPH11260924A JP10057823A JP5782398A JPH11260924A JP H11260924 A JPH11260924 A JP H11260924A JP 10057823 A JP10057823 A JP 10057823A JP 5782398 A JP5782398 A JP 5782398A JP H11260924 A JPH11260924 A JP H11260924A
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defective
test
fuse
integrated circuit
circuit device
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Kenji Kono
賢二 河野
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ＤＲＡＭ部テストの不良チップはロジック部
テストで再度テスト対象となりテスト時間の増大を招く
とともに、それがロジック部テストでパスした場合には
アセンブリされファイナルテストに送られさらにコスト
増大を招いていた。 【解決手段】 テスト方法は、ＤＲＡＭ部１１が完全良
品かを判断し不完全良品に冗長回路を用いれば良品にな
るかを判断する第１段階と、不良品の場合に不良チップ
認識用回路部２に不良品と判定して不良判断データを書
き込む第２段階と、該不良判断データを読み取り、ロジ
ック部１２のテストを行うか判断する第３段階と、これ
に基づきロジック部１２のテストを行う第４段階と、ロ
ジック部１２の良品・不良品を判断する第５段階とから
なるものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置のテスト方法に関するものであり、特に、ウエハテ
ストにおけるＬＳＩチップ等の半導体集積回路装置の良
品・不良品を判断するためのテストフローおよびそのテ
ストフロー実現のための不良認識回路を備えた半導体集
積回路装置のテスト方法に関するものである。
【０００２】
【従来の技術】近年、マルチメディア機器の分野では、
デジタル信号処理に伴う高度なデータ処理のためデバイ
スの高性能化が必要になっている一方で、携帯化に対応
するための小型・低消費電力化という、これまでの半導
体製品では達成が困難な仕様が要求されている。このよ
うな要求に対し、システムの低消費電力化とボード面積
縮小化の目的からＤＲＡＭとロジックをワンチップ化し
たＤＲＡＭ内蔵ロジックＩＣ（以下、ｅＲＡＭ（ｅｍｂ
ｅｄｄｅｄ ＲＡＭ）という）等の混在ＩＣを開発して
いく方向にある。ここで、ロジックとは一般に入力され
たデータを論理演算して出力する論理回路をいい、ｅＲ
ＡＭのロジックでは論理演算の途中の演算結果をＤＲＡ
Ｍに一旦蓄え、その蓄えた演算結果をその後に引き出し
て演算処理するものである。
【０００３】このような混在ＩＣを製造する場合、出荷
前にＩＣの良品・不良品の判別を行うためウエハテスト
を行う必要がある。
【０００４】一般的に、ウエハテストにおいて不良と判
定されたチップはインクでマーキングされ次工程のアセ
ンブリへと進められるが、この混在ＩＣの場合、ウエハ
テストにおいてＤＲＡＭ部、ロジック部のそれぞれにテ
ストを行う必要がある。それは、汎用ＤＲＡＭをテスト
する場合に用いるテスタとロジックＩＣをテストするテ
スタが異なるのと同様に、上記のようなｅＲＡＭにおい
てもＤＲＡＭ部あるいはロジック部それぞれをテストす
るために別々のテスタにて検査する必要があるという理
由からである。
【０００５】ここで、ＤＲＡＭ部のテスト、ロジック部
のテストを実施する際、どちらか一方のテストが終了し
た段階で、不良チップへのインクマーキングを実施する
と、次に実施する他方のテストにおいてウエハテスト用
治工具（プローブカード）を傷つけるという問題が生じ
た。例えば、ＤＲＡＭ部のテスト、ロジック部のテスト
という順番でテストする事を考えてみる。ここで、プロ
ーブカードとは、その一部である針とチップ内のパッド
と接触し電気的信号を与えテストするものである。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
装置のテスト方法は以上のように構成されているので、
ＤＲＡＭ部のテストで不良と判定されたチップは一度Ｄ
ＲＡＭ部テスト用テスタでインクマーキングされる。こ
のとき、インクマークが指定した位置よりずれ、チップ
のパッド上までインクが流れてしまっていた場合、テス
タを換えロジック部テストを実施する際にプローブカー
ドの針の部分が破損してしまう危険性をもっているとい
う課題があった。
【０００７】また、一方のテスト（ＤＲＡＭ部テストあ
るいはロジック部テスト）で不良と判定されたチップ
は、インクマーキングされるだけであり視覚的に訴える
ことはできるが現状のテスタではそのインクマークを認
識し、不良チップが不良品でありテストする必要がない
ということを判断できない。そのため、一方のテストで
不良と判定されたチップに対しても他方のテストにて再
度テスト実行してしまうことから、無駄なテスト時間を
要することになりテスト時間の長大を招いてしまうとい
う課題があった。
【０００８】もともと、ロジックＩＣあるいは汎用ＤＲ
ＡＭは１台のテスタで良・不良を判定するため上記のよ
うな問題は発生し得ない。この発明は上記のような課題
を解決するためになされたもので、ウエハテストフロー
およびそのフローを実現するための不良チップ認識部を
備えた半導体集積回路装置のテスト方法を得ることを目
的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、ＤＲＡＭ部とロジック部とが同じ半導体
基板に組み込まれ相互接続されており、ＤＲＡＭ部のテ
スト時に該ＤＲＡＭ部が冗長回路を用いても良品化でき
ないと判断された場合に不良データが書き込まれる不良
チップ認識用回路部を備えたものである。
【００１０】この発明に係る半導体集積回路装置は、不
良チップ認識用回路部は半導体基板の表面に形成され、
不良チップ認識用ヒューズおよびその両端にそれぞれ外
部接続される２つのパッドを有するものである。
【００１１】この発明に係る半導体集積回路装置は、不
良チップ認識用回路部は、半導体基板の表面に形成さ
れ、不良チップ認識用ヒューズおよびその両端にそれぞ
れ外部接続される２つのパッドを有しており、その両端
の一方がチップ内で電源配線に接続され、他方がパッド
に接続されるものである。
【００１２】この発明に係る半導体集積回路装置は、不
良チップ認識用回路部は、半導体基板の表面に形成さ
れ、不良チップ認識用ヒューズおよびその両端にそれぞ
れ外部接続される２つのパッドを有しており、その両端
の一方がチップ内でＧＮＤ配線に接続され、他方がパッ
ドに接続されるものである。
【００１３】この発明に係る半導体集積回路装置は、Ｄ
ＲＡＭ部には冗長用ヒューズが含まれ、当該冗長用ヒュ
ーズと不良チップ認識用ヒューズとが同一材料からなる
ものである。
【００１４】この発明に係る半導体集積回路装置は、冗
長用ヒューズと不良チップ認識用ヒューズとが同一工程
で形成された同一材料からなるものである。
【００１５】この発明に係る半導体集積回路装置のテス
ト方法は、ＤＲＡＭ部が完全良品かどうかを判断し不完
全良品である場合に上記冗長回路を用いれば良品になる
かどうかを判断する第１段階と、第１段階において不良
品と判断された場合に不良チップ認識用回路部に半導体
集積回路装置が不良品であると判定して不良判断データ
を書き込む第２段階と、不良チップ認識用回路部の不良
判断データを読み取り、ロジック部のテストを行うかど
うかを判断する第３段階と、第３段階において上記ロジ
ック部のテストを行うと判断した場合にロジック部のテ
ストを行う第４段階と、ロジック部の良品・不良品を判
断する第５段階とを備えたものである。
【００１６】この発明に係る半導体集積回路装置のテス
ト方法は、第２および第５段階において不良品と判断さ
れた半導体集積回路装置に対して不良品のマークを付与
する第６段階を更に備えたものである。
【００１７】この発明に係る半導体集積回路装置のテス
ト方法は、不良チップ認識用回路部は、半導体基板の表
面に形成され不良チップ認識用ヒューズおよびその両端
にそれぞれ外部接続される２つのパッドを有しており、
第２段階における不良判断データを書き込む際には不良
認識用ヒューズの切断を行い、第３段階における不良判
断データを読み取る際には２つのパッド間に電流が流れ
るかどうかにより判定するものである。
【００１８】この発明に係る半導体集積回路装置のテス
ト方法は、不良認識用ヒューズの切断はレーザトリミン
グにより行われるものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるｅ
ＲＡＭ型の半導体集積回路装置の全体構成の一例を示す
チップレイアウト図であり、図において、１は半導体基
板、２は不良チップ認識用回路部、１１はＤＲＡＭ部、
１２はロジック部である。Ｐ１及びＰ２は、ロジック部
１２への信号入力を可能にし、またロジック部１２から
の信号出力を可能にするパッドであり、Ｐ３はＤＲＡＭ
部１１のみに信号入力を可能にするパッドである。ま
た、図中ＶＤＤ及びＶＳＳはそれぞれロジック用電源パ
ッド及び接地電位パッド、ＤＶＤＤ及びＤＶＳＳはそれ
ぞれＤＲＡＭ部用電源パッド及び接地電位パッドであ
る。上記のパッドのうちＰ２、Ｐ３、ＶＤＤ、ＶＳＳ、
ＤＶＤＤ、ＤＶＳＳは後述するＤＲＡＭ部テストを実施
する上で必要なパッドであり、ロジック部テストでは上
記全てのパッドを必要とする。つまり、ＤＲＡＭ部テス
トにおいては必ずしも全てのパッドを必要としない。
【００２０】図２は、図１の半導体集積回路装置におけ
るロジック部及びＤＲＡＭ部にそれぞれ形成されるＰ−
ＭＯＳ、Ｎ−ＭＯＳを示す概略断面図であり、図におい
て、６１はｐ型の半導体基板、６２はＰウェル領域、６
３はＮウェル領域、６４はボトムＮウェル領域、６５は
Ｎウェル壁領域、６６はゲート電極、６７はＰ−ＭＯＳ
トランジスタのソースまたはドレイン、６８はＮ−ＭＯ
Ｓトランジスタのソースまたはドレインである。左方の
ＤＲＡＭ部の基板電位はＤＲＡＭ回路内で発生し与えら
れるＶＢＢ電位（負の電位）であるため、右方のロジッ
ク部とはボトムＮウェル領域６４とＮウェル壁領域６５
で電気的に分離されている。つまり、本半導体集積回路
装置ではいわゆるトリプルウェル構造を形成しており、
これによりＤＲＡＭ部とロジック部間の相互干渉を抑え
ることができる。
【００２１】図３はウエハ基板上に作り込まれたチップ
のウエハテスト順番の一例を示す図であり、図におい
て、（１）〜（ｎ）はチップ番号であり、ウエハテスト
の順番はこのウエハの一番上の行の左端から始まり右方
向に向けて進んでゆき、その行が終了すれば下の行の左
端に移行し同様に進んでゆき、ｎ番目のチップで終了す
る。
【００２２】図４（ａ），（ｂ）はそれぞれ、プローブ
カードの一例の平面図、斜視図であり、２１はプローブ
針、２２はカード基板である。プローブ針２１のカード
基板２２の内側先端部はパッドＰ１〜Ｐ３と当接して導
通し、その外側先端部を介してＤＲＡＭないしロジック
テスタと接続する。
【００２３】図５（ａ），（ｂ）は、それぞれＤＲＡＭ
セルの構成の一例を示すレイアウト図とメモリセル１個
の構成図である。図６は、冗長置換回路とメモリセルア
レイとの関係を示す説明図である。図７（ａ），（ｂ）
は図５（ａ）のメモリセルアレイのＡ部分におけるメモ
リセルの構成を示すレイアウト図であり、それぞれ行ア
ドレスと、列アドレスを示すものである。
【００２４】図において、５はノース（Ｎｏｒｔｈ）帯
と呼ばれる第１制御用回路ブロック、６はサウス（Ｓｏ
ｕｔｈ）帯と呼ばれる第２制御用回路ブロック、７は冗
長回路を制御する冗長制御回路と、それに置き換えるた
めのヒューズを含む中央（Ｃｅｎｔｅｒ）ブロック、８
はＤＲＡＭからなるメモリセルアレイブロック、７１は
ヒューズ回路ブロックである。また、４１はメモリセル
アレイ、４２は冗長置換回路、４３はビットラインと接
続する列デコーダ、４４は冗長用ビットラインと接続す
る冗長用列デコーダ、４５はワードラインと接続する行
デコーダ、４６は冗長ワードラインと接続する冗長用行
デコーダ、Ａ０〜Ａｎはアドレス信号である。４７，４
８は冗長用メモリセルである。ＷＬ０〜ＷＬ２５５は２
５６本のロウライン、ＳＷＬ０〜ＳＷＬ３は４本のスペ
アロウライン、ＣＳＬは３２本のコラムライン、ＳＣＳ
Ｌはスペアコラムラインである。
【００２５】図８は、冗長置換回路４２に含まれ、それ
ぞれ、ヒューズ素子Ｈ１〜Ｈｎを介してドレイン側が接
続しソース側がアースと接続するトランジスタＴＲ０〜
ＴＲｎのヒューズ素子部を示す回路図である。例えば、
アドレス信号Ａ０が冗長置換回路４２に入力されて、一
致不一致回路を経てアドレス信号Ａ０と一致すれば冗長
置換されるように予めプログラムされたアドレス記憶部
を介して置換信号が送りだされる。すなわち、アドレス
記憶部におけるヒューズ素子Ｈ０がレーザトリミングさ
れて導通しなければアドレス信号Ａ０でトランジスタＴ
Ｒ０のゲートがＨレベルになってもドレイン側の電位が
引き下がらないので冗長されるものと認識され、これに
より置換信号が送り出され、行デコーダ側では冗長用行
デコーダ４６が活性化され、一方列デコーダでも同様に
冗長用列デコーダ４４が活性化される。これによりメモ
リセルアレイ４１の不良個所が冗長用メモリセル４７，
４８にて置換され、冗長良化されたことになる。
【００２６】また、図９はヒューズ回路ブロック７１の
拡大図であり、複数個のメモリセルアレイのあるメモリ
セルの冗長置換回路４２となるものである。
【００２７】図１０は冗長回路にて用いられるヒューズ
素子の縦断面図であり、図において、５１は半導体基
板、５２は酸化膜などの絶縁層、５３は溶断されるべき
ヒューズの構成箇所であり、ポリサイドないし多結晶シ
リコン層等から成る冗長用ヒューズ、５４はパッシベー
ション膜、５５，５６は双方共アルミ等の金属配線であ
り、それぞれが独立したパッドと接続している。このヒ
ューズ素子は冗長用ヒューズ５３に向けてレーザビーム
を矢印方向より照射して溶断することによりレーザトリ
ミングを終了する。
【００２８】なお、このヒューズ素子は、上記のヒュー
ズ回路ブロック７１にて用いられる冗長用ヒューズある
いは後述の不良チップ認識用ヒューズに適用される。
【００２９】ＤＲＡＭ部テストでは、その動作確認のた
め汎用ＤＲＡＭで行うのと同様なテスト項目、例えば、
マーチ（Ｍａｒｃｈ）あるいはチェッカ（Ｃｈｅｃｋｅ
ｒ）テスト等を実施する。ここで、マーチテストとは、
例えば全メモリに０データを書き込み、０という記憶内
容を全部読み出し０であれば合格というテストである。
また、チェッカテストとは、例えば格子状のあるパター
ンに基づき、全メモリに０，１データを書き込みその記
憶内容を読み出し、その書き込んだパターンと一致する
かどうかを調べるテストである。また、汎用ＤＲＡＭで
行うのと同様に、この半導体集積回路装置においてＤＲ
ＡＭ回路内に設けた冗長回路（上記スペアロウライン、
スペアコラムライン）を使用し不具合のある回路と置き
換えを行い、良品の取得率、すなわち歩留まりを向上さ
せるための工程フローを実施している。
【００３０】一方、ロジック部テストでは、その回路動
作確認のためファンクションテストあるいは個々のセル
の特性確認のために直流テストを実施する。加えて、ロ
ジック部テストにおいてはＤＲＡＭ部での信号処理が入
るためＤＲＡＭセルを含むトータル的なファンクション
テストを実施する。ここで、ファンクションテストと
は、論理回路にある入力データを入れた際に、その演算
結果が期待値と一致しているかどうかを調べるテストで
ある。
【００３１】ＤＲＡＭテスタでテストする項目は多岐に
わたるが、ここでは上述のマーチ、チェッカパターンの
２項目のテストを実施し、良品・不良品の判定を行うこ
とを例にとり説明する。
【００３２】図１１におけるステップ１（ＳＴ１）はＤ
ＲＡＭセル動作確認に向けられたものであり、マーチテ
ストとチェッカテストを実施する。ここで、これらのテ
ストでは、図３にて示したとおりウエハ上のチップに対
し、（１）、（２）、（３）、．．．ｎという順番で実
施していくものである。
【００３３】次に、この実施の形態１による半導体集積
回路装置のテスト方法について図面と共に説明する。図
１１はこのテスト方法を示すテストフロー全体図であ
り、図１２はこのテスト方法によるＤＲＡＭ部のテスト
フロー図、図１３はこのテスト方法によるロジック部の
テストフロー図である。
【００３４】ＤＲＡＭ部テストではその動作確認のため
汎用ＤＲＡＭで行うのと同様なテスト項目、例えばマー
チ（Ｍａｒｃｈ）テストあるいはチェッカ（Ｃｈｅｃｋ
ｅｒ）テスト等を実施する。
【００３５】図１１のステップ１〜３ではマーチテスト
とチェッカテスト等がＤＲＡＭテスタにて行われるもの
であるが、これを詳細に説明するために図１２を参照す
ると、先ず、マーチテストを行い（ＳＴ１１）、これを
パスすればチェッカテストに進み（ＳＴ１４）、一方こ
れがＮＧならばフェイル箇所をとばしてテストを行い
（ＳＴ１５）、このテスト結果がリペアすなわち冗長可
能かどうかを解析する（ＳＴ２２）。リペア可能であれ
ば不良アドレスを取り込み（ＳＴ２３）、リペア不可能
であれば不良チップコード発生ステップ（ＳＴ３５）を
介してチップ番号参照ステップＳＴ３４に進んでいく。
【００３６】次に、チェッカテストを行い（ＳＴ１
４）、これをパスすればリペアコード発生ステップに進
み、必要ならばこのリペアコードがレーザトリミング装
置（図示せず）に送られる（ＳＴ３１）、一方チェッカ
テストがＮＧならばフェイル箇所をとばしてテストを行
い（ＳＴ１５）、このテスト結果がリペアすなわち冗長
可能かどうかを解析する（ＳＴ２２）。リペア可能であ
れば不良アドレスを取り込み（ＳＴ２３）、リペア不可
能であれば不良チップコード発生ステップ（ＳＴ３５）
を介してチップ番号参照ステップＳＴ３４に送られる。
なお、ＳＴ３１にて「リペア使用無し」と判定されたな
らば「ＤＲＡＭ部良品」と判定されＳＴ３３に送られ、
「リペア使用あり」と判定されたならば、「ＤＲＡＭ部
冗長良品」と判定されＳＴ３２に送られ、チップ番号参
照ステップＳＴ３４に送られる。このＳＴ３４にてウエ
ハチップ数のｎに到達すれば次のウエハの検査に移る。
【００３７】このＤＲＡＭ部テストフロー結果によれ
ば、以下の５通りのケース結果が考えられる。 ケース１：マーチ、チェッカテストともパスするチッ
プ。 ケース２：マーチテストを実施した際に、不良であるが
不良アドレスを冗長回路を用いて置き換えれば良品にな
ると判定の後、チェッカを実施しパスしたチップ。 ケース３：マーチテストを実施した際に、不良であり不
良アドレスを冗長回路を用いても置き換え不可能なチッ
プ。 ケース４：マーチテストはパス、チェッカテストにて不
良であるが不良アドレスを冗長回路を用いて置き換えれ
ばパスすると判定されたチップ。 ケース５：マーチテストはパス、チェッカテストにて不
良であるが、不良アドレスを冗長回路を用いても置き換
え不可能なチップ。 ここで、ケース３とケース５の場合に不良チップと判定
される。
【００３８】上記５つのケースのうちケース２およびケ
ース４のチップは図１１のフローチャートのレーザトリ
ミング装置のところで、ステップ４でＤＲＡＭ回路内に
設けたヒューズのうちどのヒューズを切り冗長置換する
のかを計算しその計算結果、すなわちリペアコードを発
生させ（ＳＴ３１）、これがレーザトリミング装置に送
られる。
【００３９】また、同時にケース３とケース５の不良チ
ップはチップ内に設けた不良チップ認識用回路部２に含
まれる不良チップ認識用ヒューズを切るための不良チッ
プコードを発生させ（ＳＴ３５）、これがレーザトリミ
ング装置に送られる。
【００４０】ＤＲＡＭテスタにて記憶されたヒューズカ
ットの情報は、このようにして、図１１で示すようにレ
ーザトリミング装置へ取り込まれる。そこで、上述した
５つのケースに対応し、それぞれ冗長回路への置き換え
の為の冗長用ヒューズ５３を切ること、あるいは不良チ
ップ認識用回路の不良チップ認識用ヒューズ３３を切る
ことを実施する。
【００４１】次に、図１１に示すように、ロジック部テ
ストにおいて、まずその対象チップがＤＲＡＭ部テスト
にて不良品（ケース３およびケース５）か良品かを判定
する（ステップ５’）。このステップ５’での判定手法
は後述する実施の形態２から実施の形態４で示すとおり
であり、不良チップ認識用ヒューズ３３が切れているか
つながっているかを電気的に判定するものである。
【００４２】ステップ５’にて良品であれば、ロジック
部動作確認のためのテスト（ステップ５）に進み続行
し、不良であれば、その時点で対象チップのテストを終
了し、次チップのテストを開始する。
【００４３】ステップ５ではロジック部動作確認のた
め、ファンクションテストおよび直流テストを実施す
る。ステップ５’とステップ５はロジック部テストのた
めの一本のテストプログラム中に組み込まれている。図
１３にその例をフローチャートとして示す。
【００４４】図１１から図１３に示したとおりステップ
５’およびステップ５を一枚のウエハ上の全チップにお
いて繰り返し、テストが終了した時点で不良チップには
インクマークを打つ。
【００４５】以上のように、この実施の形態１によれ
ば、ｅＲＡＭ型の半導体集積回路装置は、ＤＲＡＭテス
ト、ロジック部テストと２台のテスタを用いテストする
必要があり、この実施の形態１におけるテストフローを
用いない場合、つまり図１１においてステップ４’およ
びステップ５’がなければ、ＤＲＡＭ部テストにて不良
と判別されたチップはロジック部テストにてテスト対象
のチップとみなされ、一枚のウエハ上全てのチップがテ
ストされることとなり、不要なテスト時間が生じてしま
う。これは、ＤＲＡＭテストで不良となっていてもロジ
ックテストにて良品と判定された場合、不良チップが次
工程であるアセンブリ工程へ流れていくことを意味し、
不要なコストを増大させる結果となる。
【００４６】この半導体集積回路装置のウエハテストフ
ローによれば、ＤＲＡＭ部テスト不良チップに対しては
ロジック部テストにおいてファンクションテストおよび
直流テストを実施せずテスト終了となりテスト時間の短
縮が計れるという効果が得られる。
【００４７】実施の形態２．図１４は不良チップ認識用
回路部２の構成を示す回路図である。図において、３１
は２つのパッドのうちの一方を、３２は他方のパッドを
示す。３３は双方のパッドから配線にて接続された不良
チップ認識用ヒューズを示す。また、３４はパッド３
１，３２のいずれか一方に接触するウエハテスト用プロ
ーブ（針）の一本であり（図４参照）、３５は他方のパ
ッドに接触するさらにもう一本のプローブ、３６は電流
計測器すなわち電流計である。ウエハテスト用プローブ
は任意の電圧を印加することができ、この場合パッド３
１，３２の一方は電源配線に接続し、他方は接地すなわ
ちＧＮＤ配線に接続する。
【００４８】この不良チップ認識用ヒューズ３３は、上
述の図８でも説明したような縦断面図に類似した構成を
有するものであり、ポリサイドないし多結晶シリコン等
から構成され、冗長用ヒューズ５３と同一工程で形成さ
れ、同一素材で構成できるものである。
【００４９】不良チップ認識用ヒューズ３３は一種の抵
抗であると考えると、上述のとおり２つのパッド３１，
３２間に挟まれた抵抗を流れる電流を計測することにな
って、不良チップ認識用ヒューズ３３が切れているか、
つながっているかを直流的にすなわちＤＣテストの手法
により判別するものである。ここで、ＤＣテストとは、
入力バッファの特性を調べる場合には、例えばプルアッ
プの抵抗が付いている入力バッファに対してはその近似
値が規格どおりであるかをみるものであり、ＶＯＨ、Ｖ
ＯＬというものがあり、出力バッファに対して出力電流
値、電圧値が規格どおりにでているかどうかをみるもの
である。要するに、パッドに流れ込むないしは抜かれる
直流値が所定値であるかをみるものである。
【００５０】上記のように、不良チップ認識用ヒューズ
３３は、冗長用ヒューズ５３と共に同一工程、同一材料
にて形成されうるものなので、冗長回路への置き換えの
ための冗長用ヒューズ５３のカットと、不良チップ認識
用ヒューズ３３を同一条件すなわち同一レーザトリミン
グ装置を使用して切断できるものである。
【００５１】以上のように、この実施の形態２によれ
ば、実施の形態１で示したテストフローを実現できるこ
とからウエハテスト全体のテスト時間が短縮でき、上述
のような効果が得られる。
【００５２】実施の形態３．図１５は、不良チップ認識
用回路部２の他の構成を示す回路図である。図におい
て、３１は不良チップ認識用回路部の構成要素として新
たに設けたパッド、３２’はあらかじめ必要とされてい
た電源用パッド、つまり内部のロジック回路ブロック３
７へ電源供給するパッド、３６は電流計である。３３は
一端が不良チップ認識用回路部として新たに設けたパッ
ドと接続され、他端がチップ内で電源配線と接続された
ヒューズを示す。また、３４および３５はパッド３１，
３２’に接触するウエハテスト用プローブ（針）の一本
である。
【００５３】図１５の回路構成は、不良チップ認識用回
路部２のチップ外部からの電源供給をチップ内部のロジ
ック回路ブロック３７から受けるもので、実施の形態２
のものと実質的に等価であり、２つのパッド３１，３
２’間に与えられた一種の抵抗に流れる電流を計ること
によって、ヒューズが切れているか、つながっているか
を判別するものである。
【００５４】以上のように、この実施の形態３によれ
ば、実施の形態１のテストフローを実現し得ることか
ら、ウエハテスト時間の短縮を図ることができ、また、
不良チップ認識用ヒューズの一端をチップ内部にて電源
配線と接続することにより、パッド数の削減が可能とい
う効果が得られる。
【００５５】実施の形態４．図１６は、不良チップ認識
用回路部２の他の構成を示す回路図である。図におい
て、３１は不良チップ認識用回路として新たに設けたパ
ッド、３２”はあらかじめ必要とされていたＧＮＤ用パ
ッド、つまり、内部のロジック回路ブロック３７へ接地
（ＧＮＤ）電位を供給するパッド、３６は電流計であ
る。３３は一方が不良チップ認識用回路として新たに設
けたパッドと接続され、他方がチップ内でＧＮＤ配線と
接続されたヒューズを示す。また、３４，３５はパッド
３１，３２”にそれぞれ接触するウエハテスト用プロー
ブ（針）の一本である。
【００５６】図１６の回路構成は、不良チップ認識用回
路部２のチップ外部からの接地電位供給をチップ内部の
ロジック回路ブロック３７から受けるもので、実施の形
態２と等価であり、抵抗に流れる電流を計ることによっ
て、ヒューズが切れているか、つながっているかを判別
するものである。
【００５７】以上のように、この実施の形態４によれ
ば、実施の形態１のテストフローを実現し得ることか
ら、テスト時間の短縮を図ることができ、また、不良チ
ップ認識用ヒューズの一端をチップ内部にてＧＮＤ配線
と接続することにより、パッド数の削減が可能という効
果が得られる。
【００５８】
【発明の効果】以上のように、この発明によれば、ＤＲ
ＡＭ部のテスト時に不良チップ認識用回路部は、ＤＲＡ
Ｍ部が冗長回路を用いても良品化できないと判断された
場合に不良データが書き込まれるように構成したので、
ロジック部テストの前段にてこの不良データを認識すれ
ば、ＤＲＡＭ部テストにて不良と判別されたチップはロ
ジック部テストを行わずにテスト終了とすることができ
るので、不要なテスト時間を削減することができる効果
がある。しかもＤＲＡＭ部テストで不良となってもロジ
ック部テストで良品と判定された場合に次工程のアセン
ブリ工程へ流れてしまうことがなくなり、不要なコスト
を削減できる効果がある。
【００５９】この発明によれば、不良チップ認識用回路
部は半導体基板の表面に形成され、不良チップ認識用ヒ
ューズおよびその両端にそれぞれ外部接続される２つの
パッドを有するように構成したので、不良チップ認識用
ヒューズは一種の抵抗とみなすことができるので、２つ
のパッド間の抵抗に流れる電流を計測することにより、
不良チップ認識用ヒューズが切断されているかつながっ
ているかが判別できるので、上記ロジック部テストを行
わずにテスト終了とすることができるので、上記のよう
な不要テスト時間およびコストを削減できる効果があ
る。
【００６０】この発明によれば、不良チップ認識用回路
部は、半導体基板の表面に形成され、不良チップ認識用
ヒューズおよびその両端にそれぞれ外部接続される２つ
のパッドを有しており、その両端の一方がチップ内で電
源配線にも接続され、他方が単にパッドに接続されるよ
うに構成したので、上記と同様な効果が得られるととも
にパッド数の削減ができる効果がある。
【００６１】この発明によれば、不良チップ認識用回路
部は、半導体基板の表面に形成され、不良チップ認識用
ヒューズおよびその両端にそれぞれ外部接続される２つ
のパッドを有しており、その両端の一方がチップ内でＧ
ＮＤ配線にも接続され、他方が単にパッドに接続される
ように構成したので、上記と同様な効果が得られるとと
もにパッド数の削減ができる効果がある。
【００６２】この発明によれば、ＤＲＡＭ部には冗長用
ヒューズが含まれ、当該冗長用ヒューズと不良チップ認
識用ヒューズとが同一材料からなるように構成したの
で、双方のヒューズを同一プロセスで切断できるので工
程節減に寄与できる効果がある。
【００６３】この発明によれば、冗長用ヒューズと不良
チップ認識用ヒューズとが同一工程で形成された同一材
料からなるように構成したので、工程数の節減に寄与す
ることができる効果がある。
【００６４】この発明によれば、第２段階は第１段階に
おいて不良品と判断された場合に不良チップ認識用回路
部に半導体集積回路装置が不良品であると判定して不良
判断データを書き込み、第３段階は不良チップ認識用回
路部の不良判断データを読み取り、ロジック部のテスト
を行うかどうかを判断し、第４段階は第３段階において
上記ロジック部のテストを行うと判断した場合にロジッ
ク部のテストを行うように構成したので、第４段階にて
不要なロジック部のテストを行うことがなくなるだけで
なく、テスト終了後のアセンブリ工程にＤＲＡＭ部テス
トが不良となりロジック部テストで良品と判定された不
良チップが流れていくことがなくなるので、不要なテス
ト時間を削減できるとともに不要な工程コストを削減で
きる効果がある。
【００６５】この発明によれば、第２および第５段階に
おいて不良品と判断された半導体集積回路装置に対して
不良品のマークを付与する第６段階を更に備えるように
構成したので、ＤＲＡＭ部のテスト後に不良品にマーク
を付与する必要がなくなるので、マークがインクマーク
等で与えられた場合には、位置ずれによりチップのパッ
ド上までかかった際に、ロジック部テスト実施時のプロ
ーブカードの針の部分が破損するのを防止する効果があ
る。
【００６６】この発明によれば、不良チップ認識用回路
部は、半導体基板の表面に形成され不良チップ認識用ヒ
ューズおよびその両端にそれぞれ外部接続される２つの
パッドを有しており、第２段階における不良判断データ
を書き込む際には不良認識用ヒューズの切断を行い、第
３段階における不良判断データを読み取る際には２つの
パッド間に電流が流れるかどうかにより判定するように
構成したので、上記と同様なプローブカード針破損防止
の効果がある。
【００６７】この発明によれば、不良認識用ヒューズの
切断はレーザトリミングにより行われるように構成した
ので、この切断を冗長回路部に含まれる冗長用ヒューズ
とともに行えるので、工程コストを削減できる効果があ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるｅＲＡＭ型の
半導体集積回路装置の全体構成の一例を示すチップレイ
アウト図である。
【図２】 図１の半導体集積回路装置におけるロジック
部及びＤＲＡＭ部にそれぞれ形成されるＰ−ＭＯＳ、Ｎ
−ＭＯＳを示す概略断面図である。
【図３】 ウエハ基板上に作り込まれたチップのウエハ
テスト順番の一例を示す配置図である。
【図４】 プローブカードの一例を示す構成図であり、
（ａ）は平面図、（ｂ）は斜視図である。
【図５】 （ａ）は半導体集積回路装置のＤＲＡＭセル
の構成の一例を示すレイアウト図であり、（ｂ）はメモ
リセル１個の構成図である。
【図６】 冗長置換回路とメモリセルアレイとの関係を
示す説明図である。
【図７】 図５におけるＡ部分のメモリセルアレイの構
成図であり、（ａ）は行アドレス図、（ｂ）は列アドレ
ス図である。
【図８】 ヒューズ素子部を示す回路図である。
【図９】 ヒューズ回路ブロックの拡大図である。
【図１０】 ヒューズ素子の縦断面図である。
【図１１】 この発明の実施の形態１による半導体集積
回路装置のテスト方法のテストフロー図である。
【図１２】 この発明の実施の形態１による半導体集積
回路装置のＤＲＡＭ部テストで実施されるテストフロー
図である。
【図１３】 この発明の実施の形態１による半導体集積
回路装置のロジック部テストで実施されるテストフロー
図である。
【図１４】 この発明の実施の形態２による不良チップ
認識用回路部の構成を示す回路図である。
【図１５】 この発明の実施の形態３による不良チップ
認識用回路部の構成を示す回路図である。
【図１６】 この発明の実施の形態４による不良チップ
認識用回路部の構成を示す回路図である。
【符号の説明】
１ 半導体基板、２ 不良チップ認識用回路部、１１
ＤＲＡＭ部、１２ ロジック部、３１，３２，３２’，
３２” パッド、３３ 不良チップ認識用ヒューズ、５
３ 冗長用ヒューズ。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭ部とロジック部とが同じ半導体
    基板に組み込まれ相互接続された半導体集積回路装置に
    おいて、上記ＤＲＡＭ部のテスト時に該ＤＲＡＭ部が冗
    長回路を用いても良品化できないと判断された場合に不
    良データが書き込まれる不良チップ認識用回路部を備え
    たことを特徴とする半導体集積回路装置のテスト方法に
    おいて、 ＤＲＡＭ部が完全良品かどうかを判断し不完全良品であ
    る場合に上記冗長回路を用いれば良品になるかどうかを
    判断する第１段階と、 上記第１段階において不良品と判断された場合に不良チ
    ップ認識用回路部に上記半導体集積回路装置が不良品で
    あると判定して不良判断データを書き込む第２段階と、 上記不良チップ認識用回路部の不良判断データを読み取
    り、ロジック部のテストを行うかどうかを判断する第３
    段階と、 上記第３段階において上記ロジック部のテストを行うと
    判断した場合にロジック部のテストを行う第４段階と、 上記ロジック部の良品・不良品を判断する第５段階とを
    備えた半導体集積回路装置のテスト方法。
  2. 【請求項２】 第２および第５段階において不良品と判
    断された半導体集積回路装置に対して不良品のマークを
    付与する第６段階を更に備えたことを特徴とする請求項
    １記載の半導体集積回路装置のテスト方法。
  3. 【請求項３】 不良チップ認識用回路部は、半導体基板
    の表面に形成され不良チップ認識用ヒューズおよびその
    両端にそれぞれ外部接続される２つのパッドを有してお
    り、第２段階における不良判断データを書き込む際には
    上記不良認識用ヒューズの切断を行い、第３段階におけ
    る不良判断データを読み取る際には上記２つのパッド間
    に電流が流れるかどうかにより判定することを特徴とす
    る請求項１記載の半導体集積回路装置のテスト方法。
  4. 【請求項４】 不良チップ認識用ヒューズの両端の一方
    がチップ内で電源配線またはＧＮＤ配線に接続され、他
    方が単にパッドに接続されることを特徴とする請求項３
    記載の半導体集積回路装置のテスト方法。
  5. 【請求項５】 ＤＲＡＭ部には冗長用ヒューズが含ま
    れ、当該冗長用ヒューズと不良チップ認識用ヒューズと
    が同一材料からなることを特徴とする請求項３または請
    求項４記載の半導体集積回路装置のテスト方法。
  6. 【請求項６】 冗長用ヒューズと不良チップ認識用ヒュ
    ーズとが同一工程で形成された同一材料からなることを
    特徴とする請求項３または請求項４記載の半導体集積回
    路装置のテスト方法。
  7. 【請求項７】 不良認識用ヒューズの切断はレーザトリ
    ミングにより行われることを特徴とする請求項３記載の
    半導体集積回路装置のテスト方法。
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