KR920018772A - 반도체 기억장치 - Google Patents

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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예에 관한 DRAM의 일부를 도시하는 회로도,
제2도는 제1도중 메모리 셀 구조의 한 예를 도시하는 단면도,
제3도는 제1도의 DRAM의 메모리 셀의 전압 스트레스 시험시에 있어서의 타이밍 파형을 도시하는 도면.

Claims (11)

  1. 행렬상으로 배치된 다이나믹형의 메모리 셀(MC)과, 동일 행의 메모리 셀에 접속되는 워드선(WL)과, 동일열의 메모리 셀에 접속되는 비트선(BL)과, 전압 스트레스 시험시에 상기 메모리 셀의 커패시터의 플레이트 전극(11b)에 소정의 부전위를 인가할 수 있는 부전압 인가 수단(20)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 부전위의 부위 직류 전압인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 부전위는 부극성의 펄스 전압인 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항 또는 제3항에 있어서, 상기 부전위는 상기 커패시터에 전하 축적 전극 또는 이것에 연결되는 불순물 확산층(52)과 반도체 기판(50)과의 접합의 순방향 전압 강하보다도 큰 절대치를 갖는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 부전압 수단은 전압 스트레스 시험시에 외부로부터 부전위의 직류 전압 또는 부극성의 펄스 전압이 공급되는 부전압 인가용 패드(21)를 구비하고, 이 부전압 인가용 패드가 상기 플레이트 전극에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 부전압 인가 수단은 전압 스트레스 시험시에 제어 신호를 받아서 부전위의 직류 전압 또는 부극성의 펄스 전압을 발생하고 이 부전위의 직류 전압 또는 부극성의 펄스 전압을 상기 플레이트 전극에 공급하는 부전압 발생 회로(40)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 부전압 인가 수단은 추가로 전압 스트레스 시험시에 제어 신호를 받아서, 상기 메모리 셀의 캐패시터의 플레이트 전극에 플레이트 전위를 공급하기 위한 플레이트 전위 발생 회로(18)의 출력을 오프 상태로 제어하는 제어수단(22,23)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항 또는 제7항에 있어서, 상기 제어 신호는 전용의 패드(24), 또는 전용 단자를 통하여 외부로부터 입력되거나, 또는 임의의 단자에 통상 작동시에는 사용되지 않는 범위의 전압이 외부로부터 입력되므로써 생성되거나, 또는 통상 동작시에 사용되는 복수의 단자에 통상 동작시에는 사용되지 않는 순서 관계로 신호가 입력되므로써 생성되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제5항에 있어서, 상기 부전압 인가용 패드는 복수개의 반도체 기억장치에서 공용되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 패드는 복수개의 반도체 기억 장치에서 공용되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제6항에 있어서, 상기 부전압 발생 회로는 복수개의 반도체 기억 장치에서 공용되는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920004574A 1991-03-22 1992-03-20 반도체 기억 장치 KR960002010B1 (ko)

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