KR950010861B1 - 반도체장치용 패키지 - Google Patents

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KR950010861B1
KR950010861B1 KR1019920005618A KR920005618A KR950010861B1 KR 950010861 B1 KR950010861 B1 KR 950010861B1 KR 1019920005618 A KR1019920005618 A KR 1019920005618A KR 920005618 A KR920005618 A KR 920005618A KR 950010861 B1 KR950010861 B1 KR 950010861B1
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1995년09월25일
세이지 다케무라
마사다카 가와이
다카아키 오키도노
Original Assignee
미쓰비시덴키 가부시키가이샤
시키모리야
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Abstract

내용 없음.

Description

반도체장치용 패키지
제 1 도는 이 발명의 제 1 실시예에 관한 반도체장치용 패키지를 표시하는 것으로, 외부단자를 설치한 기판의 평면도이다.
제 2 도는 제 1 도의 외부단자를 설치한 기판의 측면도이다.
제 3 도는 배선상태를 표시한 제 1 도의 부분확대 평면도이다.
제 4 도는 이 발명의 제 2 의 실시예에 관한 반도체장치용 패키지를 표시하는 것으로 개체(蓋體) 부분을 떼어낸 상태를 표시하는 평면도이다.
제 5 도는 제 4 도의 V-V선에 따른 단면도이다.
제 6 도는 제 4 도의 제 2 실시예의 기판에 개체부분을 장착한 상태를 표시하는 측면도이다.
제 7 도는 제 6 도의 제 2 실시예의 저면도이다.
제 8 도는 종래의 반도체장치용 패키지의 평면도이다.
제 9 도는 제 8 도의 반도체장치용 패키지의 측면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 4 : 탑재용랜드부
4a : 단자편 6 : 외부단자
7 : 배선회로 10 : 반도체칩
11 : 기판 15 : 내부단자
17 : 외부단자
이 발명은 기판의 일면에 반도체집적회로나 반도체칩을 탑재하고, 타면에 복수개의 외부단자를 돌기설치한 반도체장치용 패키지에 관해 특히, 외부단자의 배치구조에 관한 것이다.
종래의 반도체장치용 패키지로는, 제 8 도 및 제 9 도의 외관형상을 표시하는 바와같은 것이 알려져 있었다.
이 패키지는 일반적으로 핀그리드어레이패키지(pin grid array package)라 불리어지고 이 핀그리드어레이패키지는 구형상(矩形狀)의 기판(101)의 1면에, 반도체소자로서 구형상의 퀴드프레드패키지(Quad Flad Package)(102)(이하 단지 QFP라고 약칭함)를 올려놓고, 이 QFP(102)의 외주가장자리로부터 외측으로 뻗은 다수의 접속단자(103)를 구형의 QFP(102)의 각각의 외주변으로부터 소정의 거리를 두고 평행으로 정렬시켜, 기판위에 미리 형성한, 대응하는 도전성인 탑재용 랜드(land)부(104)의 단자편(104a)에 납땜등으로 접속하고 각 단자편(104a)과, 가는 도선(105)에 의해 기판(101)의 다른 측면에 돌기설치된 대응하는 외부단자(106)를 접속시켜 구성되어 있다.
각 외부단자(106)는 기단을 기판(101)에 뚫어서 격자상으로 배치된 다수의 관통구멍(도시않음)에 삽입되어, 납땜등으로 기판(101)에 고착되어 있다. 여기서, 이와같이 구성된 종래의 PGA 패키지에 있어서는, 다수의 외부단자(106)가 동일한 피치(예를들면 2.54mm, 1.78mm 또는 1.27mm등의 피치)로 격자상으로 배치되어 있다. 그래서 외부단자(106)의 단자랜드부(104)의 단자편(104a)을 접속하는 배선은 서로 인접하는 외부단자(106) 사이를 이들에게 접촉하지 않도록 배선해야 하며 따라서 외부단자간의 피치가 좁아지거나 탑재되는 QFP(102)의 단자수가 증가하면 배선이 곤란하게되는 문제점이 있었다.
특히 탑재용 랜드부(104)에 가까운 외부단자간일수록 많은 배선을 통과시켜야 함으로 배선이 불가능하게 되는 것은 단자랜드부에 가까운 쪽부터이다.
이 발명은 상술한 종래의 반도체장치용 패키지의 문제점을 해소하고저 하는 것으로 그 목적은 기판상의 탑재하는 반도체집적회로나 반도체칩등의 반도체소자의 단자수가 종래의 것보다 증가해도, 반도체집적회로의 단자에 접속된 탑재용 랜드부의 단자편, 또는 반도체칩의 단자에 접속된 내부단자등과 외부단자를 접속하는 배선을 효율좋게 또 용이하게 할 수 있도록 하는데 있다.
이 발명에 관한 반도체장치용 패키지는 기판의 한면에 반도체집적회로 또는 반도체칩이 탑재됨과 동시에 다른 면에는 다수의 외부단자가 돌출설치되어 반도체 집적회로 또는 반도체칩의 단자에 각기 별도로 접속된 탑재용 랜드부의 단자편 혹은 내부단자가 기판에 형성된 배선회로를 통해서 외부단자에 각기 별도로 접속되고 외부단자는 이들중 인접해 있는 것 끼리의 간격이 탑재용 랜드부 또는 내부단자에 가까울수록 넓게 되게 배치된다.
이 발명에 있어서는 반도체장치용 패키지에서는 기판상에 탑재되는 반도체집적회로나 반도체칩의 단자수가 증가해도 탑재용 랜드부나 내부단자 가까이의 외부단자간의 간격이 멀리 있는 외부단자간의 간격보다 넓기 때문에 탑재용 랜드부나 내부단자 근처에서 인접하는 외부단자간에 복수의 배선을 용이하게 할 수 있어 배선효율이 향상된다.
이하 이 발명의 실시예를 도면에 따라 설명한다.
제 1 도 내지 제 3 도는 이 발명에 관계되는 반도체장치용 패키지의 제 1 실시예를 표시하는 것으로 이들 도면에서 본 발명 패키지의 기본적인 구성이 나타나 있다.
이 제 1 도는 제 1 실시예에 의한 반도체장치용 패키지의 평면도, 제 2 도는 그 측면도, 제 3 도는 이 실시예의 배선상태를 표시하는 제 1 도의 부분확대 평면도이다.
이 실시예에서는 제 1 도 및 제 3 도에 표시하는 바와같이 구형의 기판(1)의 표면에는 기판(1) 중앙에 탑재되는 반도체집적회로로서의 구형의 QFP(도시하지 않으나 제 8 도의 QFP(102)와 같은것)의 각변에 평행하게 정렬해서, 다수의 단자편(4a)을 갖는 4줄의 탑재용 랜드부가 형성되고, 일렬로 정렬한 각 랜드부(4)의 내측에 2열의 외부단자(6)가 정렬해서 평행하게 배치됨과 동시에 각 랜드부(4)의 외측에도 2열의 외부단자(6)가 정렬해서 평행하게 배치되어 있다. 제 2 도에 표시하는 바와 같이 외부단자(6)는 그 기단부의 기판(1)에 박아서 납땜되고, 그 선단부가 기판(1)의 이면으로부터 수직으로 돌출되어 있다.
제 3 도에 표시하는 바와같이, 탑재용 랜드부(4)의 단자편(4a)은 기판(1)에 형성된 배선회로(7)를 통해서 대응하는 외부단자(6)에 각각 따로 접속되어 있다.
제 1 도 및 제 3 도에서 명백한 바와같이 이들 외부단자(6)중 일렬로 배치되어 서로 인접하는 것끼리의 간격(피치)은 거의 일정하나, 각 탑재용 랜드부(4)에 따라 평행하게 배치된 외부단자(6)의 열중에서 이 탑재용 랜드부(4)에 가까운 단자열의 인접단자간의 피치는 멀리 있는 단자열의 인접단자간의 피치보다도 넓게 되어 있다. 도면 표시예에서는, 각 탑재용 랜드부(4)에 근접하는 단자열의 단자간피치는 이 외측과 내측의 단자열의 단자간피치의 약 2배의 크기로 되어 있다. 일반적으로 1열에 정렬된 외부단자간의 피치는 인접단자간을 통과시키는 배선의 가닥수와 배선의 가공폭등에 따라서 결정되고 있다.
이상과 같이 이 실시예에 있어서 기판(1)의 외부단자(6)의 피치는 탑재용 랜드부(4)에 가까울수록 넓게되어 있으므로 인접단자간의 통과가능 가닥수는 탑재용 랜드부(4)에 가까울수록 많아진다.
따라서 가급적으로 많은 단자를 갖는 집적회로를 기판(1)에 탑재할 수가 있다.
또 상기 실시예의 기판(1)으로서는 적층판을 사용해도 좋고, 단일측으로된 세라믹기판을 사용해도 된다.
제 4 도 내지 제 7 도는 본 발명의 제 2 실시예를 표시하고 있다.
이 실시예는 반도체소자로 QFP 대신에 페어칩을 기판위에 탑재한 것이다.
즉 절연케이스로서의 핀그리드어레이패키지(10)(이하 PGA 패키지로 약칭)는 그 일면에 칩탑재용의 요함부(凹陷部)(11a)가 형성된 기판으로서의 적층판(11)과 이 요함부(11a)를 폐쇄하는 개체(蓋體)(12)에 의해 구성되고 적층판(11)의 요함부(11a)내에 반도체소자로서의 1c등의 구형반도체칩(13)을 수납해서 반도체칩(13)의 한쪽측면상에 형성된 단자로서의 다수의 전극(14)을 요함부(11a)의 주변에 형성된 다수의 내부단자(15)에 가는 전선(16)으로 접속한 후 개체(12)에 의해 요함부(11a)를 폐쇄한다.
더욱 상세하게 설명하면 제 5 도에 표시하는 바와같이 적층판(1)의 표면에는 구형의 요함부(11a)가 형성되고 제 7 도에 표시하는 바와같이 적층판(11)의 이면에는 다수의 외부단자(17)(외부접촉용핀)가 돌출설치되어 있고 이들 외부단자(17)의 기단은 접착제(18)를 써서 적층판(11)의 소정위치에 부착되어 있다.
다시 요함부(11a)의 주위에는 다수의 내부단자(15)가 구형의 요함부(11a)의 각 변에 따라 형성되고 이들 내부단자(15)는 적층판(11)의 내부에 형성된 접속용의 배선회로(도시않음)를 통해서 대응하는 외부단자(17)에 접속되어 있다.
제 7 도에 표시하는 바와같이 외부단자(15)는 요함부(11a)의 주위의 내부단자(15)에 근접해서 환상으로 배치된 안쪽의 단자열과 이 단자열의 외측에 이를 둘러싸듯이 방형으로 배치된 외측의 단자열을 갖고, 내측단자열의 인접단자간의 간격(피치)은 외측 단자열의 피치보다 넓게 되어 있다.
따라서, 외부단자(17)간의 피치는 내부단자(15)에 가까울수록 넓게 되므로, 내부단자(15)의 근방에서도 외부단자(17)와 내부단자(15)를 접속하는 배선을 쉽고 효율적으로 할 수가 있다.
또, 이 실시예에서는 기판으로 적층판을 사용했으나, 단일층으로된 세라믹기판을 사용해도 된다.
이상과 같이 이 발명에 의하면 반도체집적회로의 단자의 접촉되어 있는 탑재용랜드부의 단자편이나 반도체칩단자에 접속된 내부단자의 배선회로를 통해서 접속된 외부단자하고 인접한 것끼리의 간격을 탑재용 랜드부나 내부단자에 가까울수록 넓게 하였으므로 기판에 탑재하는 반도체집적회로나 반도체칩등의 반도체소자의 단자수가 증가하였을 때도 인접하는 외부단자간을 통과시킬 필요가 있는 배선의 가닥수에 따라 외부단자간 피치를 넓게 함으로써 대응이 가능하게 되고 효율이 좋은 배선을 할 수 있다는 우수한 효과를 얻을 수 있다.

Claims (2)

  1. 기판의 일면에 반도체집적회로가 탑재됨과 동시에 타면에 다수의 외부단자가 돌출설치되어, 상기 반도체집적회로의 단자에 각기 별도로 접속된 탑재용 랜드부의 단자편이 상기 기판에 형성된 배선회로를 통해서 상기 외부단자에 각기 별도로 접속된 반도체장치용 패키지에 있어서, 상기 외부단자가 인접해 있는 것끼리의 간격을 상기 탑재용 랜드부에 가까울수록 넓게 해서 되는 반도체장치용 패캐지.
  2. 기판의 일면에 반도체칩이 탑재됨과 동시에, 타면이 다수의 외부단자가 돌출설치되어 상기 반도체칩의 단자에 각기 별도로 접속된 내부단자가 상기 기판에 형성된 배선회로를 통해서 상기 외부단자에 접속된 반도체 장치용 패키지에 있어서, 상기 외부단자가 인접해 있는 것끼리의 간격을 상기 내부단자에 가까울수록 넓게해서 되는 반도체장치용 패키지.
KR1019920005618A 1991-05-13 1992-04-03 반도체장치용 패키지 KR950010861B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3106985A JP2872825B2 (ja) 1991-05-13 1991-05-13 半導体装置用パッケージ
JP91-106985 1991-05-13

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