KR950008233B1 - 반도체 장치용 패키지 - Google Patents

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유우꼬 가와이
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

반도체 장치용 패키지
제1(a)도는 그의 전체외관 형성을 표시하는 평면도.
제1(b)도는 배선상태를 표시하는 부분확대 평면도.
제2(a)도 내지 제2(c)도는 이 발명의 제2실시예에 관한 반도체 장치를 표시하는 것.
제2(a)도는 개체를 벗긴 평면도.
제2(b)도는 제2(a)도의 b-b선 단면도.
제2(c)도는 개체를 피착한 상태의 측면도.
제3(a)도 및 제3(b)도는 종래의 반도체 장치를 표시하는것.
제3(a)도는 그의 평면도.
제3(b)도는 그의 측면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 반도체 소자로서의 QFP
3 : 반도체 소자의 단자로서의 QFP의 단자 5 : 단자
6 : 기판상의 단자로서의 외부단자 11 : 기판으로서의 적층판
13 : 반도체 소자로서의 반도체칩
14 : 반도체 소자의 단자로서의 반도체칩의 전극
15 : 기판상의 단자로서의 내부단자 16 : 도선
이 발명은 기판의 1측면에 복수개의 단자를 설치한 반도체 장치용 패키지에 관한 것으로 특히 단자의 배치구조에 관한 것이다. 종래의 반도체 소자용 패키지로서는 제3(a)도 및 제3(b)도에 외관형상을 표시하는 것과 같은 구성의 것이 알려져 있다.
이 패키지는 일반적트로 핀, 그리드, 어레이, 패키지라고 불리우고 있고 이 핀, 그리드. 어레이, 패키지는 직사각형성(矩形狀)의 기판(101)의 1측면에 반도체 소자로서의 직사각형상의 쿠어드 프래드 패키지(Quad Flad Package ; 102) (이하 단순히 QFP라 약칭)를 재치하여 이 QFP(102)의 외주연부에서 외측에 늘어나는 다수의 접속단자(103)를 직사각형의 QFP(102)의 각 외주변에서 소정거리를 두고 평행으로 정렬하여 기판상에 미리 형성된 대응하는 도전성의 단자 랜드부(104)에 납땜등에 의해 접속하고 각 단자 랜드부(14)를 가는 도선(105)에 의해 기판(101)의 타측면에 돌설된 대응하는 외부단자(106)에 접속하여 구성되어 있다.
각 외부단자(106)는 기판(101)에 설치되어 격자상으로 배치된 다수의 관통홀(도면에 표시되지 않음)에 삽입되어 납땜등에 의해 기판(101)에 고착되고 있다.
그런데 이와같이 구성된 종래의 PGA 패키지에서는 외부단자(106)의 수가 비교적 작고, 인접하는 외부단자(106)간의 거리 즉 피치가 넓기 때문에 기판(101)이 코너부에 있어 인접단자(106)간을 통하는 도선(104)의 배선개수가 비교적 작기 때문에 배선에 무리가 없으나 외부단자(106)의 수가 증가되면 다음과 같은 문제점이 생겼다.
즉 최근에 있어 기술의 진보에 의해 외부단자수의 증가 및 그것에 수반하는 외부단자간 거리 (피치)의 축소등에 의해 배선밀도가 매우 높게되어 있고, 또 기판(101)의 중앙부 부근의 인접외부단자(106)간의 배선개수와 기판(101)의 코너부 부근에 있어 인접외부단자(101)간의 배선개수에는 2배 가까운 차가 발생하여 기판(101)의 코너부에서의 배선이 매우 곤란하게 되었다.
이 발명은 상기 종래의 반도체 장치용 패키지의 문제점을 해소할려고 하는 것이로, 그 목적은 기판상의 코너부에 단자를 배치하지 않도록 하여 코너부의 배선유효 면적을 확대하는 동시에 코너부의 배선을 감소하게 하는 것에 의해 기판중앙부 근방에 배선효율과 코너부 근방의 배선효율을 가급적으로 같게 하는데에 있다.
이 발명에 관한 반도체 장치용 패키지는 기판상에 탑재되는 직사각형의 반도체 소자의 복수개의 단자와 도선을 통하여 접속되는 해당 기판상의 복수개의 단자를 반도체 소자의 주위에 각 코너부 및 그의 근방부를 제외하고 배치한 것이다.
이 발명에 있어서 반도체 장치용 패키지에서는 기판상의 단자를 직사각형의 반도체 소자의 주위에 코너부 및 그의 근방부를 제외하고 배치했으므로 기판상의 단자와 반도체 소자의 단자를 접속하는 도선의 배선개수를 코너부 및 그의 근방부에 있어 감소할 수가 있으므로 배선작업을 용이하게 하고 작업능률을 현저하게 높일 수가 있다.
[실시예]
이하 이 발명의 실시예를 도면에 의하여 설명한다. 제1도 및 제2도는 이 발명에 관한 반도체 장치용 패키지의 제1실시예를 표시하는 것이고, 이들의 도면에 의해 본 발명 패키지의 기본적인 구성이 표시되어 있다.
제1(a)도는 제 1실시예에 의한 반도체 장치용 패키지의 평면도, 제1(b)도는 이 실시예의 배선상태를 표시하는 제1(a)도의 부분확대 평면도이다. 이 실시예에서는 기판의 단자로서의 인접외부단자(6) 사이의 거리 (피치)가 상기 제3(a)도의 종래예의 2분의 1로 되어있고 외부단자(6)의 수도 대폭으로 중대하고 있기 때문에 기판(1)의 코너부의 배선에 무리가 생긴다. 그래서 제1(a)도에 흑점으로 표시하는 것과같이 기판(1)의 코너부 및 그의 근방부에서 외부단자(6)를 제거하는 것에 의해(즉 배치하지 않는것) 코너부의 배선개수를 감소하고 동시에 코너부의 배선유효 면적을 확대하고 있다.
이와같이 기판 1의 코너부 및 그의 근방부의 외부단자(6)의 수를 감하게 하는 것에 의해 제1(b)도에 확대하여 표시하는 것과 같이 외부단자(6)의 전체수가 상기 종래예에 비하여 현저하게 증대했음에도 불구하고 코너부의 배선이 용이하게 되는 것이다.
즉 이 실시예에서는 제1(a)도에 표시하는 것과 같이 기판(1)의 1측면에 있어 직사각형상의 QFP 탑재부의 주위에 탑재되는 직사각형상의 QFP(도면에 표시되지 않음)의 각변에 평행으로 정렬하여 다수의 접속단자(4a)를 가지는 4개의 접속용 랜드부(4)가 형성되고, 1열로 정렬한 각랜드부(4)의 내측에 2열의 외부단자(6)가 정렬하여 평행으로 배치되는 동시에 각 랜드부(4)의 외측에도 2열의 외부단자(6)가 정렬하여 평행으로 배치된다.
이들 외부단자(6)중 서로 인접하는 것 동지의 간격(피치)은 일정하다. 제1(b)도에 표시하는 과 같이 랜드부(4)의 접속단자(4a)와 대응하는 외부단자(6)는 가는 도선(5)에 의해 접속되어 있다.
또 서로 이웃하고 있는 랜드부(4)의 인접하는 단부간에도 3개의 외부단자(6)이 외측의 외부단자(6)와 정렬하도록 배치되어 있다.
제1(a)도에 흑점으로 표시하는 것과 같이 각 랜드부(4)의 외측 2열의 외부단자(6) 중 각 코너부의 1개의 외부단자(6a)가 제거되는 동시에 최내열의 외부단자(6)중 코너부의 4개의 외부단자(6b)도 제거되어 있다.
이와같이 하는 것에 의해 제1(b)도에 확대하여 표시하는 것과 같이 기판(1)의 코너부(la)에서는 배선밀도를 저하되게 하여 중앙부(1b)에서의 배선밀도에 가깝게 할 수가 있고, 따라서 랜드부(4)의 각 접속단자(4a)와 대응하는 외부단자(6)를 가는 도선(5)에 의해 매우 용이하게 접속할 수가 있다.
더욱 상기 실시예의 기판(1)으로서는 적층판을 사용하여도 좋고 단일층으로 되는 세라믹 기판을 사용하여도 좋다.
제2(a)도 내지 제2(c)도는 본 발명의 제2실시예를 표시하고 있다. 이 실시예에서는 QFP의 대신에 베어칩을 기판상에 탑재한 것이다.
즉 절연 케이스로서의 핀, 그리드 어레이, 패키지 (10 ; 이하 PGA 패키지라약칭)은 그의 1측면에 칩 탑 재용의 요함부(11a)가 형성된 기판으로서의 적층판(11)과 그의 요함부(11a)를 폐쇄하는 개체 (12)에 의해 구성되어 적층판(11)의 요함부(11a)내에 반도체 소자로서의 1c등의 직사자형 반도체칩(13)를 수납하고, 이 반도체칩 (13)의 1측면상에 형성된 다수의 전극(14)을 요함부(11a)의 주위에 형성된 기판의 단자로서의 다수의 내부단자(15)에 가는 도선(16)을 통해 접속한 후 개체(12)에 요함부(11a)를 폐쇄한다. 더욱 상세히 설명하면 적층판(11)의 1층면에는 직사각형의 요함부(11a)가 형성되는 동시에 타측면에는 다수의 외부단자(17 ; 외부 접속용 핀)이 돌설되어 있고, 또 요함부(11a)의 주위에는 다수의 내부단자(15)가 직사각형의 요함부(11a)의 각 변에 따라 형성되고, 이들 내부단자(15)는 적층판(11)의 내부에 형성된 접속용 회로(도면에 표시되지 않음)을 통하여 대응하는 외부단자(17)에 접속되어 있다.
요함부(11a)의 주위의 내부단자(15)는 제2(a)도에 표시하는 것과 같이 직사각형의 요함부(11a)의 코너부 및 그의 근방부에는 배치되지 않는다.
따라서 반도체칩(13)의 전극(14)과 적층판(11)의 내부단자(15)를 도선(16)에 의해 접속할때 직사각형 요함부(11a)의 각 코너부 근방에 있어 배선간격이 좁아서 배선밀도가 높게되는 일은 없고 배선을 용이하게 또한 효율적으로 행할 수가 있다. 또 이 실시예에서는 기판으로서 적층판을 사용했으나 단일층으로 되는 세라믹 기판을 사용하여도 좋다.
이상과 같이 이 발명에 의하면 기판상에 직사각형으로 배치되는 복수개의 단자중 각 코너부의 것을 삭제하였으므로 각 코너부의 배선유효 면적을 증대하여 배선밀도를 저하되게 할 수가 있고 따라서 배선효율이 개선되는 동시에 배선작업도 용이하게 된다고 하는 뛰어난 효과를 얻을 수 있는 것이다.

Claims (6)

  1. 4개의 측부와 4개의 모서리부 그리고 4개의 접속용 랜드 어레이를 구비하는 직사가형상을 갖되, 각 랜드 어레이는 대응하는 측부에 평행한 직선을 따라 실질적으로 배치된 복수의 전기적 도전성의 불연속적인 접속용 랜드부를 갖는 기판과 ; 4개의 측부와 4개의 모서리부를 구비하는 직사각형 구조와 이 4의 측부를 따라 배치된 복수의 제1단자를 갖되, 상기 기판의 대응하는 측부와 정렬된 상기 각 측부와 함께 상기 기판상에 취부되어 있는 반도체 칩 및 ; 상기 반도체 칩을 에워싸는 상기기판상에 배치되어 있는 복수의 제2단자를 포함하되, 상기 접속용 랜드부 각각은 상기 기판상에서 각각의 제1단자와 대응하는 제2단자에 전기적으로 접속되어 있고, 그리고 상기 단위영역당 제2단자의 수는 상기 기판의 상기 모서리부로부터 떨어져 있는 것보다 상기 기판의 상기 모서리부에 가까이에서 더욱 적은 것을 특징으로 하는 반도체 장치용 패키지.
  2. 제1항에 있어서, 상기 제2단자는 상기 기판의 모서리부의 가까이에 있는 것을 제외하고 상기 기판상에 각진 그리드 패턴(regular grid pattern)으로 배치되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  3. 제1항에 있어서, 상기 제2단자는 상기 기판의 상기 모서리부에 가까이 있는 상기 각진 그리드 패턴으로부터 빼지는 것을 특징으로 하는 반도체 장치용 패키지.
  4. 제1항에 있어서, 상기 제2단자는 대응하는 접속용 랜드 어레이를 따라 연장되어 있는 각 행을 따라 각진 그리드 패턴으로 배치된 복수행의 접속용 핀이고, 각 접속용 랜드 어레이의 대향하는 끝에 가까이 있는 상기 그리드 패턴의 몇몇 위치는 제2단자를 포함하고 있지 않는 것을 특징으로 하는 반도체 장치용 패키지.
  5. 제1항에 있어서, 상기 제2단자의 적어도 하나의 행은 상기 반도체 칩으로 부터 상기 접속용 랜드 어레이의 대향하는 측부상에 배치되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  6. 제5항에 있어서, 상기 제2단자의 적어도 하나의 행은 상기 접속용 랜드어레이중의 하나와 상기 반도체 칩 사이에 배치되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
KR1019910018585A 1990-11-28 1991-10-22 반도체 장치용 패키지 KR950008233B1 (ko)

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JP2322288A JPH04196253A (ja) 1990-11-28 1990-11-28 半導体装置用パッケージ

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KR950008233B1 true KR950008233B1 (ko) 1995-07-26

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481436A (en) * 1992-12-30 1996-01-02 Interconnect Systems, Inc. Multi-level assemblies and methods for interconnecting integrated circuits
US5479319A (en) * 1992-12-30 1995-12-26 Interconnect Systems, Inc. Multi-level assemblies for interconnecting integrated circuits
US6465743B1 (en) * 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
TWM249318U (en) 2003-08-29 2004-11-01 Hon Hai Prec Ind Co Ltd Electrical connector assembly
US7422447B2 (en) 2004-08-19 2008-09-09 Fci Americas Technology, Inc. Electrical connector with stepped housing
US20110042794A1 (en) * 2008-05-19 2011-02-24 Tung-Hsien Hsieh Qfn semiconductor package and circuit board structure adapted for the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4618739A (en) * 1985-05-20 1986-10-21 General Electric Company Plastic chip carrier package
JPS62244139A (ja) * 1986-04-17 1987-10-24 Citizen Watch Co Ltd 樹脂封止型ピングリツドアレイ及びその製造方法
JPS63126253A (ja) * 1986-11-15 1988-05-30 Matsushita Electric Works Ltd ピングリツドアレイ
JPS6437842A (en) * 1987-08-03 1989-02-08 Shinko Electric Ind Co Package for pga type semiconductor device

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