KR950008672B1 - 입/출력 라인사이에서 전위차를 억제하기 위한 클램핑 회로를 구비한 반도체 메모리 장치 - Google Patents

입/출력 라인사이에서 전위차를 억제하기 위한 클램핑 회로를 구비한 반도체 메모리 장치 Download PDF

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요시노리 마쯔이
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Description

입/출력 라인사이에서 전위차를 억제하기 위한 클램핑 회로를 구비한 반도체 메모리 장치
제1도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 한 부분을 도시하는 회로 다이어그램.
제2a도 내지 2e도는 제1도에 도시된 반도체 메모리 장치의 동작 설명용 파형 다이어그램.
제3도는 제2도에 도시된 파형의 한 부분을 상세하게 도시하는 파형 다이어그램.
제4도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 한 부분을 도시하는 회로 다이어그램.
제5도는 제4도에 도시된 반도체 메모리 장치의 동작 설명용 파형 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 로우 디코더
3 : 컬럼 디코더 4 : 선택 스위치
6 : 클램핑 회로
[발명의 배경]
[발명의 분야]
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 메모리 셀 어레이의 비트 라인에 공통 데이타 버스를 접속시키는 입력/출력(I/O)라인의 전위 레벨을 조정하는 장치에 사용되는 회로에 관한 것이다.
[종래의 기술의 설명]
반도체 메모리 장치는 어레이 형태로 배열되는 다수의 메모리 셀을 갖는 메모리 셀 어레이와, 다수 쌍의 비트 라인과 다수의 워드 라인을 포함하며, 상기 비트 및 워드 라인은 메모리 셀에 접속된다. 소정의 메모리 셀을 선택하기 위한 로우 디코더 및 컬럼 디코더는 메모리 셀 어레이 근처에 배치된다. 또한 판독 및 기록된 데이타를 선택된 메모리 셀에 전달하기 위한 I/O라인과, 대응 비트 라인쌍 사이에서 전위차를 증폭시키는 다수의 센스 증폭기(sense amplifier)가 메모리 장치에 포함된다. I/O라인은 선택 스위치중 대응 스위치를 통해 다수이 센스 증폭기중 하나를 접속된다. I/O라인은 공통 데이타 버스에 접속되며, 상기 공통 데이타 버스는 버퍼 회로 및 I/O라인 선택 회로를 통해 반도체 칩의 주변에 제공된 입력/출력 패드에 차례로 접속된다.
일반적으로, 데이타 판독 동작 속도를 개선시키기 위해, I/O라인은 전위 레벨에서 상보성 관게(complementary relationship)를 형성하는 한쌍의 두 권선으로 구성되고, 작은 전위차는 판독 데이타에 응답하여 권선쌍에서 나타나며 각 I/O라인의 절대 전위값은 전원 전압에 근접하는 방식의 기술이 적용된다. 권선쌍 사이에서 나타나는 전위차가 작은 진폭을 갖기 위하여, 판독 동작동안 전원 전압을 I/O라인쌍에 제공하는 선충전 회로(precharging circuit)가 제공된다. 상기 선충전 회로는 두개의 전송 게이트를 포함하고, 각각의 게이트는 I/O라인중 대응라인과 전원 단자사이에 접속되며 판독 동작 동안 온으로 된다.
그러므로, 선충전 회로는 판독 동작 동작 전원 전압을 I/O라인에 제공한다. 다른 한편, 대응 선택 스위치를 통해 I/O라인에 접속된 센스 증폭기는, 비트 라인쌍을 나타내는 선택된 메모리 셀의 기억된 데이타에 응답하며, I/O라인중 일부를 고레벨(전원 전압)로 나머지를 저 레벨(접지 전압)로 한다. 그러나, 일부 센스 증폭기의 구동 능력은 선충전 회로의 구동 능력보다 작음으로, 다른 I/O라인은 접지 전위를 강하시키지 않고 단지 전원 전압을 약 5% 정도 저하시킨다. 그러므로, I/O라인 사이에서 나타나는 전위차는 적으며, 그결과, 다음 데이타를 판독하는 시간이 단축되며 그것에 따라 데이타 판독 동작은 고속으로 수행된다.
근래의 반도체 메모리 장치는, 로우 어드레스에 의해 선택된 워드 라인에 접속된 다수의 메모리 셀에서 랜덤 판독 억세스 동작이 여러번 계속적으로 수행되는 소위 고속 페이지 모드 동작을 가진다. 고속 페이지 모드 동작에서, 한 메모리 셀에 기억된 데이타를 판독한 후, 다른 메모리 셀에서의 판독 동작은 로우 어드레스를 인가하는 것없이 컬럼 어드레스만을 갱신(updating)시킴으로써 수행된다. 즉, 컬럼 어드레스의 내용에 응답하여 데이타를 판독한 후, 대응 선택 스위치를 통해 I/O라인이 다른 비트 라인쌍(다른 센스 증폭기)에 접속하기 위해 컬럼 어드레스는 다른 내용으로 갱신되어, 컬럼 라인의 다른 내용에 대응하는 메모리 셀에 기억된 데이타를 판독하는 동작이 여러번 반복된다.
그러나, 한 데이타 판독으로부터 다음 데이타 판독까지의 주기 동안, 즉 선택 스위치에 의한 변환되는 I/O라인에 접속될 센스 증폭기의 변이 주기동안, 컬럼 디코더는 컬럼 어드레스 등등의 타이밍 변화 편차에 기인하여 다수의 선택 스위치를 종종 동시에 작동시켜, 선택 스위치의 다중 선택 상태가 일어난다. 그것에 의해, I/O라인은 다수 증폭기에 의해 동시에 구동된다. 그러한 이유 때문에, I/O라인 사이의 전위차가 커지며, 최악의 경우 I/O라인중 한 라인은 전원전압의 1/2보다 작은 전위 레벨로 저하된다. 그 결과, 데이타 판독 동작 속도가 저하되며, 메모리 셀에 기억된 데이타가 파괴될 수도 있다.
[발명의 요약]
그러므로, 본 발명의 목적은 고속 페이지 모드 기능을 갖는 개선된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 어드레스 정보의 변화 변이 주기동안 선택 스위치의 다중 선택 상태가 발생한다 할지라도 I/O라인의 인지할 수 있는 전위 강하가 방지되는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 반도체 메모리 장치는, 다수의 비트 라인 ; 다수의 워드 라인 ; 다수의 메모리 셀(각각의 셀이 비트 라인 및 워드 라인에 접속됨) ; 비트 라인에 대응적으로 제공된 다수의 센스 증폭기 ; 제1 및 제2의 I/O라인 ; 센스 증폭기중 선택된 증폭기에 I/O라인을 접속시키는 센스 증폭기와 I/O라인 사이에 제공된 선택 회로, 데이타 판독 동작동안 I/O라인에 전원 전압을 제공하는 선충전 회로 ; I/O라인에 접속되며 데이타 판독 동작동안 활성되는 클램핑 회로를 구비하며, 상기 클램핑 회로는, 제1 및 제2의 I/O라인 사이에서의 전압차가 소정의 전압 레벨을 초과할 때 제1 및 제2의 I/O라인사이에서 전기 통로를 형성한다.
그러므로, I/O라인 사이에서 전압차는 클램핑 회로에 의해 소정의 전압 레벨 아래로 되며, 데이타 판독 동작은 고속으로 수행된다.
클램핑 회로는 제1 및 제2트랜지스터 사용에 의해 제1 및 제2의 I/O라인 사이에서 전기 통로를 용이하게 형성한다. 트랜지스터의 소스-드레인 통로는 최소한 데이타 판독 동작동안, 제1 및 제2의 I/O라인에 병렬로 접속된다. 최소한 데이타 판독동안, 제1트랜지스터의 게이트는 제1의 I/O라인에 접속되며, 제2트랜지스터의 게이트는 제2의 I/O라인에 접속된다.
본 발명의 다른 목적 및 장점은 첨부된 도면을 참조하여 상세히 설명하기로 한다.
[양호한 실시예의 설명]
제1도는 본 발명의 제1실시예를 도시한다. 제1도에 도시된 바와 같이, 메모리 셀 어레이(1)는 다수의 메모리 셀 MS을 포함하며 각각의 메모리 셀은 하나의 N-채널 트랜지스터 및 하나의 캐패시터로 구성된 하나의 트랜지스터 하나의 캐패시터 형태이다. 또한, 어레이(1)는 다수의 워드 라인 WL 및 다수의 쌍의 비트 라인 BL를 더 포함한다. 각 비트 라인쌍중 하나는 "BLa"로 표시되고, 다른 하나는 "BLb"로 표시된다. 메모리 셀은 도시된 바와 같이 워드 라인 WL과 비트 라인쌍 BL에 접속된다. 비록 도시되지 않았지만, W1같은 기수 워드 라인이 선택될 때, 더미 메모리 셀(dummy memory cell)에는 비트 라인 BLa 및 BLb이 각각 제공되며, 비트라인 BLb에 제공된 더미 메모리 셀이 활성화된다. 다른한편, W2같은 우수 워드 라인을 선택하는 경우, 비트 라인 BLa에 제공된 더미 메모리 셀이 활성화된다. 로우 디코더(2)는 로우 어드레스 RA에 응답하여 워드 라인 WL중 한 라인을 선택한다. 비트 라인쌍 BL 각각은, 스위치 회로(4)를 통해 한쌍의 I/O라인 La 및 Lb에 차례로 접속된 다수의 센스 증폭기중 대응하는 증폭기에 접속된다. 컬럼 디코더(3)는 선택 신호 Y1, Y2, Y3,… Yn을 선택 스위치(4)에 제공하며, 컬럼 어드레스 CA에 응답하여 선택 신호 Y중 하나의 액티브 고 레벨로 변화시킨다.
선택 스위치(4)는 한 그룹의 트랜지스터로 구성되며, 상기 트랜지스터의 게이트는 컬럼 디코더(3)로부터 선택 신호 Y1, Y2, Y3,...Yn를 수신하며, 상기 트랜지스터의 소스-드레인 통로는 센스 증폭기 SA의 입/출력 단자와 I/O라인 La 및 Lb사이에 제공된다. 그러므로, 센스 증폭기 SA중 한 증폭기는 컬럼 어드레스 CA에 응답하여 I/O라인 La 및 Lb에 접속된다. I/O라인 La 및 Lb은 판독 및 기록된 데이타를 상보성 방법으로 선택된 메모리 셀에 전달하며, 각각 데이타 판독 증폭기 및 데이타 기록 증폭기에 접속된다(도시되지 않음). 또한 I/O라인 La 및 Lb은 데이타 판독 동작 동안 전원 전압 Vcc를 I/O라인에 제공하는 선충전 회로(5)에 접속된다. 상기 선충전 회로(5)는 데이타 판독 동작동안 게이트에서 액티브 저레벨인 제어 신호øp를 수신하는 P-채널 트랜지스터(10, 11)를 포함한다.
게다가, 본 발명에 따라 제공된 클램핑 회로(6)가 I/O라인 La 및 Lb에 접속된다. 상기 클램핑 회로(6)는 데이타 판독 동작동안 I/O라인 La 및 Lb 사이에서 나타나는 전위차가 소정의 전압 레벨을 초과하지 못하게 하는 기능을 가지며, 두개의 P-채널 트랜지스터(12, 13) 및 두개의 N-채널 트랜지스터(14, 15)를 포함한다. 트랜지스터(12, 13)의 게이트에는 데이타 판독 동작도안 액티브 저레벨로 진행하는 제어 신호 øWR가 제공된다. 트랜지스터(12)의 소스-드레인 통로는 I/O라인 La와 노드 N1사이에 접속되며, 트랜지스터(13)의 소스-드레인 통로는 I/O라인 Lb와 노드 N2사이에 접속된다. 노드 N1 및 N2는 각각 트랜지스터(14, 15)의 게이트 접속된다. 트랜지스터(14, 15)의 소스-드레인 통로는 노드 N1과 N2사이에서 병렬로 접속된다.
상기 메모리 장치의 동작은 제1도 내지 3도를 참조하여 후술하기로 한다. 데이타 동작동안 제어 신호 øWR및 øp는 둘다 액티브 저 레벨 상태로 있다(제2a 및 2b도 참조). 로우 어드레스 RA 및 컬럼 어드레스 CA를 각각 로우 디코더(2) 및 컬럼 디코더(3)에 입력시킴으로써 한 비트 라인쌍이 선택될 때까지, P-채널 트랜지스터(10,11)를 통해 I/O라인을 구성하는 권선 La 및 Lb에 전원 전압을 제공한다. 그러므로 권선 La 및 Lb의 전위 레벨은 Vcc레벨(예를 들면 5V)이다(제2d도 참조).
그다음, 한 워드 라인 WL이 로우 어드레스 RA에 응답하여 로우 디코더(2)에 의해 선택된 후, 컬럼 어드레스 CA가 입력된다(제2c도 참조). 컬럼 디코더(3)가, 컬럼 어드레스 CA에 응답하여 액티브 고 레벨의 선택 신호 Y1를 출력한다고 가정하면, 그것에 대응하는 비트 라인쌍은 선택 스위치(4)에 의해 선택된다. 선택된 비트 라인쌍 BLa 및 BLb의 레벨에서 BLa는 고레벨로 있고 BLb는 어드레스에 응답하여 선택되는 메모리 셀 MS에 기억된 데이타에 대응하는 저 레벨에 있으며, 센스 증폭기 SA 및 BLa를 고레벨로 BLb를 저 레벨로 전달하도록 동작한다.
선택 스위치(4)에 의해 선택된 비트 라인 BLa는 권선 La에 전기적으로 접속되며, 비트라인 BLb는 권선 Lb에 접속되며, 그 결과, 권선 La은 Vcc레벨을 유지하나 권선 Lb의 전위는 선택된 비트 라인쌍의 센스 증폭기 SA에 의해 저 레벨로 강하된다. 그러나, 권선 Lb의 전압 레벨은 접지 전위로 진행하지 않으나 약 200 내지 300mV인 전위 레벨이다. 왜냐하면 각 센스 증폭기 SA의 구동 능력은 선충전 회로(5)의 구동 능력보다 작기 때문이다(제2d 참조)
I/O라인 La 및 Lb 사이의 전위차는 데이타 증폭기(도시되지 않음)에 의해 증폭되며, 그 결과는 판독 데이타로써 공통 버스를 통해 입/출력 단자(도시되지 않음)로 출력되여, 데이타 판독 동작을 종료시킨다.
상기 판독 동작이 고속 페이지 모드일때, 로우 어드레스 RA(제2c도 참조)의 인가없이도 컬럼 어드레스 CA를 갱신시킴으로써 동일한 워드 라인에 의해 제어되는 다른 메모리 셀 MS에 기억된 데이타를 판독함으로써 다음 데이타 판독이 연속적으로 수행된다. 다음 컬럼 어드레스 CA가 입력될때, 컬럼 디코더(3)는 선택 신호 Y1를 설정할 뿐만 아니라, 컬럼 어드레스 CA에 대응하는 다음 선택 신호(현재의 경우 Y2)를 액티브 레벨로 설정한다(제2e도 참조).
선택 신호가 전환되는 변이 주기 TA동안, 입력 컬럼 어드레스 CA등등의 입력 타이밍의 슬립(slip)에 기인하여, 비트 라인쌍을 선택하는 제어 신호를 발생하는 상태(선택 신호 Y3가 고레벨로 진행하는 상태)로 컬럼 디코더(3)가 진행하는 경우가 때때로 있다. 고 레벨 상태에 있는 다수의 선택 신호가 발생되는 경우가 때때로 발생한다. 이러한 경우 다수의 비트 라인쌍이 I/O라인에 접속되는 즉, 선택 스위치가 다중 선택 상태인 경우가 발생한다.
제2도에서 변이 주기 Ta는 다수의(약 8개) 센스 증폭기 SA가 동시에 선택되는 다중 선택 상태를 도시한다. 이러한 경우, 종래 기술에서는 선택된 비트 라인쌍의 고 및 저 레벨의 결합에 의하여, 권선중 한 권선(예를 들면, 권선 La)의 레벨이, 선택된 비트 라인쌍의 센스 증폭기 SA에 의해 소스 전원의 1/2보다 작은 전위(예를 들면 2V)로 설정되여, 메모리 셀에서 데이타를 파괴시킬 가능성이 있었다. 그러나, 본 발명에 따라서, 상기와 같은 경우일지라도 추후 상세히 기술되는 클램핑 회로(6)의 클램핑 동작에 의해 권선 La 및 Lb사이의 전위착 소정의 전위값 아래로 할 수 있어 권선 La의 최소 전위를 약 3.5V로 억압한다(제2d도 참조). 상기 방법으로 데이타 파괴 가능성이 감소되고 판독 속도는 종래 장치와 비교되여 매우 향상된다.
변이 주기 TA가 경과한 후, 컬럼 어드레스 CA에 대응하는 비트 라인쌍이 선택되고, 한 데이타는 상기 기술된 바와 동일한 동작에 의해 판독된다. 더우기, 소정 시간동안 컬럼 어드레스 CA의 입력을 반복함으로써, 한 워드 라인 WL에 의해 제어되는 메모리 셀에 기억된 데이타를 고속으로 판독하는 고속 페이지 모드에 의해 판독 동작이 실행될 수 있다.
다른 한편, 기록 동작식, 기록용 로우 어드레스 RA와 컬럼 어드레스 CA가 입력될 때(2c도 참조), 양쪽 제어 신호 øWR및 øp는 인액티브 레벨(고레벨)로 진행하며, 동시에 권선 La 및 Lb은 기록 데이타에 대응하는 고레벨 및 저레벨(접지 레벨에 근접함)에서 기록 증폭기(도시되지 않음)에 의해 설정된다(제2d도 참조). 그때, 기록 데이타는 한 메모리셀 MC에 기억되며, 한 선택 신호(현재의 경우 Y1)는 컬럼 디코더에 의해 컬럼 어드레스에 응답하여 액티브 레벨로 발생한다.
그 다음, 제3도에서 변이 주기 TA동안 클램핑 회로(6)의 동작이 상세히 기술된다. 다음 데이타를 판독하기 위한 컬럼 어드레스 CA가 입력될때, 한 데이타 판독후 컬럼 어드레스에 대응하는 선택 신호(현재의 경우 Y2)는 상승하기 시작한다. 다른한편, 지금까지 고 레벨에 있었던 선택 신호 Y1는 하강하기 시작한다. 상기 시점에서, 입력 컬럼 어드레스 CA등등의 입력 타이밍에서 슬립에 기인하여, 다른 선택 신호(현재의 경우 Y3)가 임의의 전위로 상승하는 경우가 때때로 발생한다. 또한 주위 여견에 따라서, Y3같은 다수의 선택 신호가 발생되는 경우가 있을수도 있다. 다수의 비트 라인쌍이 상기 경우처럼 동시에 선택되는 경우, 선택된 비트 라인쌍의 고 및 저레벨의 결합에 따라서, 권선중 한 권선(현재의 경우 권선 La)의 레벨은 선택된 비트 라인쌍에 대한 센스 증폭기 SA에 의해 저 레벨로 빠르게 하강하기 시작한다. 상기 시점에서 제어 신호 øWR가 액티브 레벨에 있을때, 트랜지스터(12, 13)는 활성화된 상태에 있으며 노드 N1의 전위는 권선 La의 레벨에 따라 저레벨로 하강한다. 그와는 반대로 상기 시점에서, 권선 Lb의 전위는 센스 증폭기의 활동에 의해 임의의 크기로 Vcc를 향해 상승한다.
권선 La의 전위가 하강할때, 그리고 권선 La와 Lb사이의 전위차, 즉 노드 N1 및 N2 사이의 전위차가 N-채널 트랜지스터(15)의 임계 전압 Vth(예를 들면 700mV)을 초과할 때(제3도에서 t1 참조), N-채널 트랜지스터(15)는 활성화된 상태로 진행하여, 전류로 하여금 노드 N2로부터 노드 N1까지 흐르도록 하고, I/O라인 La 및 Lb사이의 전위차를 클램핑한다. I/O라인 La이 Vcc근처에서 I/O라인 Lb에 전기적으로 접속될 때, 전위 강하 속도가 감소되며, 권선 La의 최후의 최소 전위를 종래 장치의 전위의 1/2로 억제하는 것이 가능하다. 그러므로, 종래 기술에 따라서 권선중 한 권선의 전위가 다중 선택 상태 때문에 소스전압의 1/2(예를 들면, 2V이하로)로 진행하는 경우일지라도, 본 발명에 따라서 클램핑 회로(6)의 클램핑 동작에 의해 약 3.5V로 권선 La의 최소 전위를 억제하는 것은 가능하다.
권선 La의 전위가 저 상태일 때 클램핑 동작은 주기동안 효율적으로 유지된다. Y3의 레벨이 하강하고 권선 La의 레벨이 선충전 회로(5)에 의해 상승하기 시작할 때, 노드 N1과 N2사이의 전위차는 임계 전압 Vth보다 적게되여 N-채널 트랜지스터(15)는 비활성화되고, 양 권선의 전위는 빠르게 상승한다.
상기 동작의 결과로써, 변이 주기동안 종래 기술에 따라 메모리 셀의 데이타를 파괴시킬 수도 있는 I/O라인에서 큰 전위 강하가 발생된다 할지라도, 권선중 한 권선의 전위강하는 큰 폭으로의 하강이 방지된다. 왜냐하면 클램핑 회로(6)가 I/O라인을 구성하는 두 권선 사이에서의 전위차를 클램플하기 때문이다. 권선의 전위 강하가 작음으로 다음 판독 동작의 속도가 향상되고 메모리 셀에서 데이타 파괴를 방지할 수 있다.
선택 스위치가 다중 선택 상태일 때 권선 La의 전위가 빠르게 강하하는 예가 기술되었다. 그러나, 반대로 권선 Lb의 전위가 저레벨로 빠르게 강하할 때, 노드 N1 및 권선 Lb사이의 전위차는 N-채널 트랜지스터(14)의 임계 전압 Vth를 초과한다. 그때, 전류는 노드 N1로부터 노드 N2로 흘러 클램핑 동작을 실현하여 상기와 유사한 효과를 얻는다.
제4도는 본 발명의 제2실시예를 도시한다. 제2실시예와 제1도에 도시된 실시예 사이의 차이점은 클램핑회로의 구성에 있으며 다른 구성은 동일하다. 본 실시예에 따른 클램핑 회로(106)는 N-채널 트랜지스터(41, 42), P-채널 트랜지스터(43, 44), N-채널 트랜지스터(45, 46)를 구비하며, 상기 트랜지스터(41)의 게이트는 노드 N11에 접속되며 트랜지스터(41)의 소스-드레인 통로는 I/O라인을 구성하는 권선 La 및 Lb사이에 제공되며, 상기 트랜지스터(42)의 게이트는 노드 N12에 접속되고 상기 트랜지스터(42)의 소스-드레인 통로는 I/O라인을 구성하는 권선 La 및 Lb사이에 제공되며, 상기 트랜지스터(43)의 게이트는 판독시 액티브 레벨(저레벨)로 진행하는 제어 신호 øWR를 수신하며 상기 트랜지스터(43)의 소스-드레인 통로는 권선 La와 노드 N11사이에 제공되며, 상기 트랜지스터(44)의 게이트는 제어 신호 øWR를 수신하며, 상기 트랜지스터(44)의 소스-드레인 통로는 권선 La과 노드 N12 사이에 제공되며, 상기 트랜지스터(45)의 게이트는 제어 신호 øWR를 수신하며 그것의 소스-드레인 통로는 접지와 노드 N11사이에 제공되며, 상기 트랜지스터(46)의 게이트는 제어 신호 øWR를 수신하며 그것의 소스-드레인 통로는 접지와 노드 N12 사이에 제공된다.
제5도는 제2실시예의 동작을 도시한다. 제2실시예 및 제1실시예의 동작중 차이점은 변이 주기 TA동안 단지 클램핑 회로(106)의 동작에 있으며, 다른 동작은 동일함으로 변이 주기 TA동안 동작을 기술하기로 한다.
한 데이타 판독후 다음 데이타를 판독하기 위해 컬럼 어드레스 CA가 입력될 때, 컬럼 어드레스에 대응하는 선택 신호(현재의 경우 Y2)는 고레벨로 상승하기 시작한다. 다른한편, 지금까지 고레벨인 선택 신호 Y1는 저레벨로 하강하기 시작한다. 상기 시점에서, Y3같은 선택 신호가 많이 발생되고 다수의 비트 라인쌍이 동시에 선택된다면, 제1실시예의 경우처럼, 선택된 비트 라인쌍의 고 및 저레벨 결합에 따라, 권선중 한 권선(현재의 경우 권선 La)의 레벨은 선택된 비트 라인쌍의 센스 증폭기 SA의 동작에 의해 빠르게 하강한다.
제어 신호 øWR가 액티브 레벨(저 레벨)일때, P-채널 트랜지스터(43,44)는 활성화된 상태로 진행하며, 반면에 N-채널 트랜지스터(45, 46)는 비활성 상태로 진행한다. 현 실시예에서, 노드 N11 및 N12의 전위는 P-채널 트랜지스터(43,44)를 통해 결정되는 환경에 대응하는 저레벨로 하강한다(제5도에서 파선 참조). 상기 시점에서, 그 반대로 권선 Lb의 전위는 센스 증폭기의 동작에 의해 Vcc로 약간 상승한다.
권선 La의 전위가 계속 하강하고 권선 La 및 노드 N12사이의 전위차가 N-채널 트랜지스터(42)의 임계 전압 Vth(예를 들면 700mV)을 초과할 때(제5도에서 t11 참조), N-채널 트랜지스터(42)는 활성화된 상태로 진행하고, 전류는 권선 Lb에서 권선 La으로 흐르며, 권선 La 및 Lb사이의 전위차는 클램프된다. 상기 클램핑 동작의 결과로써, 저 레벨로 하강 속도가 감소되고, 제1실시예와 유사한 종래 장치의 경우에 비교하여 권선 La의 최소 전위를 억제하는 것은 가능하다.
상기 언급된 클램핑 동작은 권선 La의 전위가 저레벨에 있는 동안 유효하다. 그러나, 상기 실시예에서, Y3의 레벨이 하강하고 권선 La 및 Lb의 레벨이 선충전 회로(5)에 의해 상승한다 할지라도, 노드 N12의 전위는 P-채널 트랜지스터(44)의 동작에 의해 파선으로 도시된 지연만큼 변화하여, 상기 시점에서(제5도에서 t12) 권선 La와 노드 N12사이의 전위차는 N-채널 트랜지스터의 임계 전압과 동등하다. 그러므로, 권선 La의 전위가 상승하기 시작한 후, N-채널 트랜지스터(42)는 활성화된 상태를 계속 유지하고, 자체 레벨보다 더 높은 전위 레벨 상태에 있는 권선 Lb에 전기적으로 접속된 권선 La의 전위 상승은 제1실시예의 것보다 더 빠르다. 권선의 전위가 더 높게 상승하고 노드 N12의 권선으로부터의 전위차가 임계전압 Vth보다 더 작을때, N-채널 트랜지스터(42)는 비-활성화된 상태로 진행한다.
N-채널 트랜지스터(42)가 활성화되고 상기 시점(제5도에서 t12)에서 Y3의 레벨이 하강할지라도, 권선 Lb의 전위 레벨은 계속 하강하여 권선 Lb와 노드 N12사이의 전위차가 임계 전압과 동등하게 된다. 그결과, 권선 La의 전위차가 임계 전압과 동등하게 된다. 그 결과, 권선 La의 전위가 고레벨로의 상승은 권선 Lb보다 더 빠르게 달성되며, 권선 La의 전위는 권선 Lb의 전위보다 역으로 더 높게 되며, 권선 사이의 전위차는 임계 전압 Vth(제5도에서 t13)을 초과한다. 그러나, 노드 N11의 전위 변화는 P-채널 트랜지스터(43)의 존재에 기인하여 파선으로 도시된 만큼 지연이 발생하여, 상기 시점(제5도에서 t13)에서 권선 Lb와 노드 N11 사이의 전위차는 N-채널 트랜지스터(41)의 임계 전압 Vth보다 더 작다. 그러므로, N-채널 트랜지스터(41)는 활성화된 상태로 진행하지 않으며 권선 La이 상기 상태로부터 고레벨까지 빠르게 상승하는 것이 가능하다.
다중 선택 상태가 발생하고 권선 Lb이 제1실시예와 유사하게 빠르게 하강할때, 노드 N11와 권선 Lb사이의 전위차는 N-채널 트랜지스터(41)의 임계 전압 Vth을 초과하는 것을 주지해야 한다. 그때, 전류는 권선 La으로부터 권선 Lb까지 흐르며, 클램핑 동작을 발생시켜 상기와 유사한 효과를 얻는다.
상기 기술된 바와 같이, 제2실시예는 권선 전위의 상승이 제1실시예보다 더 빨리 발생하는 효과를 가진다. 더우기, 권선 La와 Lb사이에서의 전위차에 기인하여 전류가 흐르도록 하기 위해 총 4개의 트랜지스터, 즉, P-채널 트랜지스터(12,13), N-채널 트랜지스터(14, 15)를 요구하는 제1실시예와 비교하여, 제2실시예에서 2개의 N-채널 트랜지스터(41, 42)를 사용해도 충분하다. 전류 통과용 트랜지스터가 규격이 크게 설계되기 때문에, 제2실시예에서는 제1실시예보다 더 작은 형성 지역을 갖는 클램핑 회로를 구성하는 것이 가능하다. 이것은 전류 통과용 대형 규격의 트랜지스터가 제1실시예보다 더 작게 요구되며, 적은수의 트랜지스터가 요구되는 다수의 트랜지스터 대신에 사용된다.

Claims (6)

  1. 다수의 비트라인(BL)과 ; 다수의 워드 라인(WL)과 ; 각각이 상기 비트 라인과 워드라인에 접속되는 다수의 메모리 셀(MS)과 ; 상기 비트 라인에 대응적으로 제공되는 다수의 센스증폭기(SA)와 ; 제1 및 제2의 I/O라인(La, Lb)과 ; 상기 센스 증폭기중 하나를 I/O라인에 접속시키기 위해 센스 증폭기와 I/O라인 사이에 제공된 선택 회로(4)를 구비하는 반도체 메모리 장치에 있어서, 데이타 판독 동작 모드에서 활성화되고 상기 제1 및 제2의 I/O라인 사이의 전위차가 임계 전압 레벨을 초과할 때, 상기 제1 및 제2의 I/O라인 사이에서 전기 통로를 형성하는 클램핑 회로(6)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 다수의 비트 라인(BL)과 ; 다수의 워드 라인(WL)과 ; 각각이 상기 비트 라인과 워드 라인에 접속되는 다수의 메모리 셀(MS)과 ; 상기 비트 라인에 대응적으로 제공되는 다수의 센스 증폭기(SA)와 ; 제1 및 제2의 I/O라인(La, Lb)과 ; 상기 센스 증폭기중 하나를 I/O라인에 접속시키기 위해 센스 증폭기와 I/O라인 사이에 제공된 선택 회로(4)를 구비하는 반도체 메모리 장치에 있어서, 데이타 판독 동작 모드에서 활성화되고 상기 제1 및 제2의 I/O라인 사이의 전위차가 임계 전압 레벨을 초과할 때, 상기 제1 및 제2의 I/O라인 사이에서 전기 통로를 형성하는 클램핑 회로(6)를 구비하며, 상기 클램핑 회로(6)는 상기 제1노드(N1)와 제2노드(N2)사이에 접속된 소스-드레인 통로와 제1노드에 접속된 게이트를 갖는 제1트랜지스터(14)와 ; 상기 제1노드와 상기 제2노드사이에 접속된 소스-드레인 통로와 제2노드에 접속된 게이트를 갖는 제2트랜지스터(15)와 ; 최소한 상기 데이타 판독 동작 모드에서 상기 제1 및 제2노드를 상기 제1 및 제2의 I/O라인에 각각 접속시키는 수단(12, 13)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 다수의 비트 라인(BL)과 ; 다수의 워드 라인(WL)과 ; 각각이 상기 비트 라인과 워드 라인에 접속되는 다수의 메모리 셀(MS)과 ; 상기 비트 라인에 대응적으로 제공되는 다수의 센스증폭기(SA)와 ; 제1 및 제2의 I/O라인(La, Lb)과 ; 상기 센스 증폭기중 하나를 I/O라인에 접속시키기 위해 센스 증폭기와 I/O라인 사이에 선택 회로(4)를 구비하는 반도체 메모리 장치에 있어서, 데이타 판독 동작 모드에서 활성화되고 상기 제1 및 제2의 I/O라인 사이의 전위차가 임계 전압 레벨을 초과할 때, 상기 제1 및 제2의 I/O라인 사이에서 전기 통로를 형성하는 클램핑 회로(6)를 구비하며, 상기 클램핑 회로(6)는 상기 제1노드(N1)와 제2노드(N2) 사이에 접속된 소스-드레인 통로와 제1노드에 접속된 게이트를 갖는 제1트랜지스터(14)와 ; 상기 제1 및 제2노드 사이에 접속된 소스-드레인 통로와 상기 제2노드에 접속된 게이트를 갖는 제2트랜지스터(15)와 ; 상기 제1의 I/O라인과 제1노드사이에 접속되여 상기 데이타 판독 동작 모드에서 활성화하는 제1전송 게이트와 ; 상기 제2의 I/O라인과 제2노드사이에 접속되여 상기 데이타 판독 동작 모드에서 활성화되는 제2전송 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 다수의 비트 라인(BL)과 ; 다수의 워드 라인(WL)과 ; 각각이 상기 비트 라인과 워드 라인에 접속되는 다수의 메모리 셀(MS)과 ; 상기 비트 라인에 대응적으로 제공되는 다수의 센스 증폭기(SA)와 ; 제1 및 제2의 I/O라인(La, Lb)과 ; 상기 센스 증폭기중 하나를 I/O라인에 접속시키기 위해 센스 증폭기와 I/O라인 사이에 제공된 선택회로(4)를 구비하는 반도체 메모리 장치에 있어서, 데이타 판독 동작 모드에서 활성화되고 상기 제1 및 제2의 I/O라인 사이의 전위차가 임계 전압 레벨을 초과할 때, 상기 제1 및 제2의 I/O라인 사이에서 전기 통로를 형성하는 클램핑 회로(106)를 구비하며, 상기 클램핑 회로(106)는 상기 제1 및 제2의 I/O라인 사이에 접속된 소스-드레인 통로와 제1노드(N11)에 접속된 게이트를 갖는 제1트랜지스터(41)와 ; 상기 제1 및 제2의 I/O라인 사이에 접속된 소스-드레인 통로와 상기 제2노드(N2)에 접속된 게이트를 갖는 제2트랜지스터(42)와 ; 상기 제1의 I/O라인과 제1노드사이에 접속되여 상기 데이타 판독 동작 모드에서 활성화되는 제1전송 게이트와 ; 상기 제2의 I/O라인과 제2노드 사이에 접속되여 상기 데이타 판독 동작 모드에서 활성화되는 제2전송 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 클램핑 회로는 상기 제1노드와 기준 전위점 사이에 접속되고 상기 데이타 기록 동작 모드에서 활성화되는 제3전송 게이트와 ; 상기 제2노드와 상기 기준 전위점 사이에 접속되고 상기 데이타 기록 동작 모드에서 활성화되는 제4전송 게이트로 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 클램핑 회로는 상기 제1의 I/O라인의 전위 레벨이 소정의 전압 레벨만큼 상기 제2의 I/O라인의 전위 레벨보다 작을 때 상기 제1 및 제2의 I/O라인사이에 접속되여 그들 사이에서 전기 통로를 형성하는 제1수단과, 상기 제2의 I/O라인의 전위 레벨이 소정의 전압 레벨만큼 상기 제1의 I/O라인의 전위 레벨보다 작을 때 상기 제1 및 제2의 I/O라인사이에 접속되여 전기 통로를 형성하는 제2수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019910009193A 1990-06-04 1991-06-04 입/출력 라인사이에서 전위차를 억제하기 위한 클램핑 회로를 구비한 반도체 메모리 장치 KR950008672B1 (ko)

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