KR100316521B1 - 반도체 메모리의 오버 드라이브 회로 - Google Patents

반도체 메모리의 오버 드라이브 회로 Download PDF

Info

Publication number
KR100316521B1
KR100316521B1 KR1019990001303A KR19990001303A KR100316521B1 KR 100316521 B1 KR100316521 B1 KR 100316521B1 KR 1019990001303 A KR1019990001303 A KR 1019990001303A KR 19990001303 A KR19990001303 A KR 19990001303A KR 100316521 B1 KR100316521 B1 KR 100316521B1
Authority
KR
South Korea
Prior art keywords
voltage
driving
driver
vdl
power supply
Prior art date
Application number
KR1019990001303A
Other languages
English (en)
Other versions
KR20000051065A (ko
Inventor
민경식
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990001303A priority Critical patent/KR100316521B1/ko
Publication of KR20000051065A publication Critical patent/KR20000051065A/ko
Application granted granted Critical
Publication of KR100316521B1 publication Critical patent/KR100316521B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리의 오버 드라이브 회로에 관한 것으로, 종래의 기술에 있어서는 센스앰프에 전원전압(VDD)과 구동전압(VDL)을 인가하기 위해서는 전원전압레벨 구동부(4a)와 구동전압레벨 구동부(4b)를 별도로 구비해야 하는데, 상기 구동부들은 센스앰프 어레이(2)와 서브워드 구동부(3)의 교차 영역에 위치하게 되는데 이 교차 영역의 면적이 작기 때문에 구동부의 크기에 제약을 받게 된다. 그런데, 이 구동부의 크기가 작으면 결국 셀의 데이터를 읽는데 걸리는 시간이 길어지는 것이므로 메모리의 성능에 나쁜 영향을 주는 문제점이 있고, 또한 전원전압레벨 구동부의 크기가 너무 작으면 비트라인 전압이 구동전압(VDL)이상으로 오버 드라이브되어 있다가 다시 구동전압(VDL)레벨로 떨어지는 데 걸리는 시간이 길어져서 셀에 데이터를 쓸때에 문제가 생길 수 있고, 반대로 크기가 너무 작으면 비트라인 전압이 VDL레벨로 올라가는 데 걸리는 시간이 길어져서 셀데이터 리드시간 스펙보다 길어지게 되어 두 구동부간의 적절한 크기비를 결정하는 데에도 어려운 문제점이 있었다. 따라서, 본 발명은 메모리 어레이의 전압 인가부의 전원전압레벨 구동부와 구동전압레벨 구동부를 하나로 통합하여 그 하나의 구동부에 의해 센스앰프를 전원전압레벨과 구동전압레벨로 구동시킴으로써 좁은 교차 영역에서 최대한의 면적효율을 올리면서 오버 드라이브 시킬 수 있고, 종래의 전원전압(VDD)과 구동전압(VDL)을 위한 두 개의 배선을 하나로 합쳐 전원배선의 저항을 줄이며 전압 인가부의 고전압 구동부의 크기를 크게 할 수가 있어서 센스앰프의 증폭의 고속화가 용이해지는 효과가 있다.

Description

반도체 메모리의 오버 드라이브 회로{OVER DRIVE CIRCUIT FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리의 오버 드라이브 회로에 관한 것으로, 특히 센스앰프 증폭시에 오버 드라이브용 모스 트랜지스터와 노말(NORMAL) 드라이브용 모스 트랜지스터를 따로 분리해서 사용하지 않고 하나의 모스 트랜지스터에 의해 오버 드라이브가 가능하도록 함으로써, 좁은 교차 영역에서 최대한의 면적 효율을 올리면서 오버 드라이브를 할 수 있도록 하는 반도체 메모리의 오버 드라이브 회로에 관한 것이다.
도1은 종래 반도체 메모리의 개략적인 내부 구성도로서, 이에 도시된 바와 같이 데이터를 저장하기 위한 메모리셀 어레이(1)와; 상기 메모리셀(1)의 정보를 증폭 출력하는 센스앰프 어레이(2)와; 서브 워드라인을 구동하기 위한 서브워드 구동부(3)와; 상기 센스앰프 어레이(2)와 서브워드 구동부(3)의 교차되는 영역에서 상기 센스앰프 어레이(2)를 구동시키기 위한 전압을 인가시켜 주는 전압 인가부(4)로 구성되어 있다.
상기 전압 인가부(4)에는 센스앰프의 데이터가 실린 비트라인과 실리지 않은 비트라인의 미세한 전압레벨의 차이를 증폭 즉, 전원전압(VDD) 레벨로 오버 드라이브 시키는 전원전압레벨 구동부(4a)와; 센스앰프의 비트라인 전압을 구동전압(VDL) 레벨로 드라이브 시키는 구동전압레벨 구동부(4b)와; 센스앰프의 비트라인 전압을 접지(VSS) 레벨로 드라이브 시키는 접지레벨 구동부(4c)로 구성된다.
이때 상기 센스앰프 어레이(2)의 각 엔모스 트랜지스터는 저전압 노드(CSN)에 연결되어 있고, 각 피모스 트랜지스터는 고전압 노드(CSP)에 연결되어 저전압 노드(CSN)와 고전압 노드(CSP)의 전압이 프리챠지 전압(VDL/2)에서 각각 접지(VSS)레벨과 구동전압(VDL)레벨로 변하면서 센스앰프의 신호를 증폭한다.
일반적으로 메모리(64MDRAM의 경우)의 전원전압(VDD)은 외부 전원전압으로 3.3볼트가 사용되고 있고, 구동전압(VDL)은 메모리 어레이에서 사용되는 전압으로 전원전압(VDD) 레벨보다 낮은 전압이 사용되며 워드라인등 고전압(VPP)이 필요한 회로에는 전원전압(VDD)보다 높은 전압(3.6볼트에서 3.8볼트 정도)이 보통 사용된다.
또한, 상기에서 설명되지 않은 엔모스 트랜지스터(NM1)는 전원전압(VDD)이 메모리 어레이에 직접 연결되는 것을 방지하고 메모리 어레이에 연결되는 전압을 (고전압(VPP)-엔모스 트랜지스터(NM1)의 문턱전압(VT))레벨로 클램프(CLAMP)하기 위한 것이며 구동전압(VDL)은 구동전압 발생부(미도시)에서 발생되어 메모리 어레이에 인가된다.
한편, 센스앰프에서 비트라인의 데이터를 읽는과정을 살펴보면 먼저 읽으려고 하는 셀이 연결된 워드라인이 인에이블되어 셀에 저장되어 있는 데이터가 비트라인을 (비트라인 용량성부하(CB)/셀의 용량성부하(CS))비 만큼 약간 충/방전 하고 충분한 시간후에 고전압레벨 구동신호(SAP)와 접지레벨 구동신호(SAN)가 인에이블되고 비트라인의 신호가 구동전압(VDL)과 접지전압(VSS) 레벨까지 변하는데 걸리는 시간을 감소시키기 위해서 오버 드라이브를 한다.
이를 도2의 파형도를 참조로 좀 더 상세히 설명하면 다음과 같다.
상기 오버 드라이브시 신호파형은 도2에 도시된 바와 같이 먼저 전원전압레벨 구동신호(SAPOV)가 인에이블되어 전원전압레벨 구동부(4a)를 통해서 고전압 노드(CSP)를 처음 얼마 동안 전원전압(VDD)레벨로 구동시켜서 비트라인 전압을 신속하게 '하이'로 만들고, 디세이블되면 고전압레벨 구동신호(SAP)가 인에이블되어 비트라인 전압을 구동전압(VDL)레벨로 안정시킨다.
이때 접지레벨 구동신호(SAN)는 항상 인에이블되어 있어서 센스앰프의 저전압 노드(CSN)를 로우로 만들어 센스앰프의 미세한 신호를 구동전압(VDL)레벨과 접지(VSS)레벨로 증폭되게 한다.
그러나, 상기 종래의 기술에 있어서는 센스앰프에 전원전압(VDD)과 구동전압(VDL)을 인가하기 위해서는 전원전압레벨 구동부(4a)와 구동전압레벨 구동부(4b)를 별도로 구비해야 하는데, 상기 구동부들은 센스앰프 어레이(2)와 서브워드 구동부(3)의 교차 영역에 위치하게 되는데 이 교차 영역의 면적이 작기 때문에 구동부의 크기에 제약을 받게 된다.
그런데, 비트라인 신호가 증폭되는데 걸리는 시간은 센스앰프의 엔모스 및 피모스 트랜지스터의 크기보다는 교차 영역의 구동부의 크기에 훨씬 많은 영향을 받는데, 이 구동부의 크기가 작으면 결국 셀의 데이터를 읽는데 걸리는 시간이 길어지기 때문에 메모리의 성능에 나쁜 영향을 주는 문제점이 있고, 또한 전원전압레벨 구동부의 크기가 너무 작으면 비트라인 전압이 구동전압(VDL)이상으로 오버 드라이브되어 있다가 다시 구동전압(VDL)레벨로 떨어지는 데 걸리는 시간이 길어져서 셀에 데이터를 쓸때에 문제가 발생할 수 있고, 반대로 크기가 너무 작으면 비트라인 전압이 구동전압(VDL)레벨로 상승하는 데 걸리는 시간이 길어져서 셀 데이터의 리드시간이 스펙보다 길어지게 되어 두 구동부간의 적절한 크기비를 결정하는 데에도 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 전압 인가부의 전원전압레벨 구동부와 구동전압레벨 구동부를 하나로 통합하여 그 하나의 구동부에 의해 센스앰프를 전원전압레벨과 구동전압레벨로 구동시킴으로써 좁은 교차 영역에서 최대한의 면적효율을 올리면서 오버 드라이브 할 수 있는 반도체 메모리의 오버 드라이브 회로를 제공 하는데 그 목적이 있다.
도1은 종래 반도체 메모리의 개략적인 내부 구성도.
도2는 종래 오버 드라이브 과정을 설명하기 위한 타이밍도.
도3은 본 발명에 의한 반도체 메모리의 오버 드라이브 회로의 개략적인 구성도.
도4는 본 발명에 의한 오버 드라이브 과정을 설명하기 위한 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 고전압 구동부 11 : 접지레벨 구동부
100 : 인가전압 선택부
이와 같은 목적을 달성하기 위한 본 발명은, 데이터를 저장하기 위한 메모리셀 어레이와; 상기 메모리셀의 정보를 증폭 출력하는 센스앰프 어레이와; 서브 워드라인을 구동하기 위한 서브워드 구동부와; 상기 센스앰프 어레이와 서브워드 구동부의 교차되는 영역에서 상기 센스앰프 어레이를 구동시키기 위한 전압을 인가시켜 주는 전압 인가부로 구성된 반도체 메모리에 있어서, 상기 전압 인가부는 전원전압(VDD) 또는 구동전압(VDL)을 센스앰프 어레이에 인가하기 위한 고전압 구동부와; 센스앰프의 비트라인 전압을 접지(VSS) 레벨로 드라이브 시키는 접지레벨 구동부로 구성하고, 상기 전압 인가부에 전원전압(VDD)과 구동전압(VDL)을 선택적으로 인가할 수 있도록 한 인가전압 선택부를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명에 의한 반도체 메모리의 개략적인 내부 구성도로서, 이에 도시한 바와 같이 데이터를 저장하기 위한 메모리셀 어레이(1)와; 상기 메모리셀(1)의 정보를 증폭 출력하는 센스앰프 어레이(2)와; 서브 워드라인을 구동하기 위한 서브워드 구동부(3)와; 상기 센스앰프 어레이(2)와 서브워드 구동부(3)의 교차되는 영역에서 상기 센스앰프 어레이(2)를 구동시키기 위한 전압을 인가시켜 주는 전압 인가부(4)로 구성된 반도체 메모리에 있어서, 상기 전압 인가부(4)는 전원전압(VDD) 또는 구동전압(VDL)을 센스앰프 어레이(2)에 인가하기 위한 고전압 구동부(10)와; 센스앰프의 비트라인 전압을 접지(VSS) 레벨로 드라이브 시키는 접지레벨 구동부(11)로 구성하고, 상기 전압 인가부(4)에 전원전압(VDD)과 구동전압(VDL)을 선택적으로 인가할 수 있도록 한 인가전압 선택부(100)를 더 포함하여 구성한다.
또한, 상기 인가전압 선택부(100)는 소오스에 고전압(VPP)을 인가받는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)에 직렬로 접속되고, 소오스에 구동전압(VDL)을 인가받으며 그 게이트에 공통으로 오버드라이브신호(OVPB)를 인가받는 엔모스 트랜지스터(NM3)와; 드레인에 전원전압(VDD)을 인가받고, 게이트가 상기 두 트랜지스터(NM3, PM1)의 공통 접속점에 연결되며 그 소오스가 전압 인가부(4)에 연결된 엔모스 트랜지스터(NM1)와; 드레인에 구동전압(VDL)을 인가받고, 게이트에 상기 오버드라이브신호(OVPB)을 인가받으며 그 소오스가 상기 엔모스 트랜지스터(NM1)의 소오스에 공통 접속된 엔모스 트랜지스터(NM2)로 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.
일단, 본 발명에 의한 오버 드라이브에 의해 센스앰프의 읽기동작 과정을 도4를 참조로 설명하면 다음과 같다.
먼저, 메모리 어레이에 로우 액티브 명령과 로우 어드레스가 들어오면 어떤 워드라인을 인에이블 시킬것인가가 디코딩되어서 그 워드라인을 인에이블 시키게 된다. 이때 오버드라이브 신호(OVPB)도 도4에 도시된 바와 같이 '로우'가 인가되어 엔모스 트랜지스터(NM1)의 게이트에 고전압(VPP)레벨을 인가하여 전원전압(VDD)이 메모리 어레이 안으로 전달되게 한다.
이때는 고전압레벨 구동신호(SAP)가 '로우' 상태이므로 센스앰프의 증폭은 발생하지 않는다. 또한, 이때 구동전압(VDL)과 연결된 엔모스 트랜지스터(NM2)는 오프되어 있는 상태이므로 구동전압(VDL)은 메모리 어레이 안으로 전달되지 않는다.
한편, 전원전압(VDD)이 연결된 엔모스 트랜지스터(NM1)는 사이즈가 크므로 이를 턴온시키는데에 많은 고전압(VPP)전류가 필요하고, 전원전압(VDD)이 연결된 엔모스 트랜지스터(NM1)의 턴온 시점은 로우 액티브 명령에서 실제 센스앰프의 증폭이 일어나는 시점까지의 수십 나노초(nsec)동안에 발생하기만 하면 되므로 메모리어레이의 각 전원 인가부(4)의 밖에 있는 엔모스 트랜지스터(NM1)를 분산시켜서 턴온 시킴으로써 한 순간에 급격한 고전압(VPP)전류가 흐르는 것을 막을 수 있다.
한편, 오버드라이브 신호(OVPB)가 '로우'로 트랜지션 되면 센스앰프의 오버드라이브 동작의 준비는 끝났고 셀의 신호가 비트라인을 충분히 충전/방전 하고 난 뒤에 고전압레벨 구동신호(SAP)를 발생시켜서 메모리어레이의 전압 인가부(4)의 고전압 구동부(10)를 턴온시켜 고전압 노드(CSP)를 '하이'로 만들고 접지레벨 구동부(20)를 턴온시켜 저전압 노드(CSN)를 접지(VSS)레벨로 만들면 오버 드라이브에 의한 센스앰프의 증폭이 일어나게 된다.
다음, 센스앰프의 증폭이 구동전압(VDL)과 접지(VSS) 레벨로 충분히 일어나면 오버드라이브 신호(OVPB)를 다시 '하이'로 트랜지션 하여 피모스 트랜지스터(PM1)를 턴오프 시키고, 엔모스 트랜지스터(NM2)를 턴온시켜 비트라인 전압이 구동전압(VDL)과 접지(VSS) 레벨로 안정되게 한다.
이때 오버드라이브 신호(OVPB)가 연결된 인버터의 NMOS의 소스가 VDL전원에 연결된 것은 고전압(VPP)의 파워소모를 줄이기 위한 것이다.
엔모스 트랜지스터(NM1)의 게이트전압이 고전압(VPP)에서 구동전압(VDL)레벨로 스윙을 하므로 고전압(VPP)의 파워 소모를 반 정도로 줄일 수 있게 된다.
이와 같이 전압 인가부(4)에 있던 두 구동부를 하나로 줄임으로써 그 만큼 전원전압레벨 구동부(10)의 사이즈를 크게할 수 있으므로 메모리 셀 읽기 동작의 타이밍 마진을 충족시키기가 보다 수월해지고 또한 비트라인이 구동전압(VDL)레벨 이상으로 오버 드라이브되어 있을 경우에도 다시 구동전압(VDL)레벨로 복귀하기가 훨씬 쉬워진다.
이상에서 설명한 바와 같이 본 발명 반도체 메모리의 오버 드라이브 회로는 메모리 어레이의 전압 인가부의 전원전압레벨 구동부와 구동전압레벨 구동부를 하나로 통합하여 그 하나의 구동부에 의해 센스앰프를 전원전압레벨과 구동전압레벨로 구동시킴으로써 좁은 교차 영역에서 최대한의 면적효율을 올리면서 오버 드라이브 시킬 수 있고, 종래의 전원전압(VDD)과 구동전압(VDL)을 위한 두 개의 배선을 하나로 합쳐 전원배선의 저항을 줄이며 전압 인가부의 고전압 구동부의 크기를 크게 할 수가있어서 센스앰프의 증폭의 고속화가 용이해지는 효과가 있다.

Claims (2)

  1. 데이터를 저장하기 위한 메모리셀 어레이와; 상기 메모리셀의 정보를 증폭 출력하는 센스앰프 어레이와; 서브 워드라인을 구동하기 위한 서브워드 구동부와; 상기 센스앰프 어레이와 서브워드 구동부의 교차되는 영역에서 상기 센스앰프 어레이를 구동시키기 위한 전압을 인가시켜 주는 전압 인가부로 구성된 반도체 메모리에 있어서, 상기 전압 인가부는 전원전압(VDD) 또는 구동전압(VDL)을 센스앰프 어레이에 인가하기 위한 고전압 구동부와; 센스앰프의 비트라인 전압을 접지(VSS) 레벨로 드라이브 시키는 접지레벨 구동부로 구성하고, 상기 전압 인가부에 전원전압(VDD)과 구동전압(VDL)을 선택적으로 인가할 수 있도록 한 인가전압 선택부를 더 포함하여 구성된 것을 특징으로 하는 반도체 메모리의 오버 드라이브 회로.
  2. 제1항에 있어서, 상기 인가전압 선택부는 소오스에 고전압(VPP)을 인가받는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)에 직렬로 접속되고, 소오스에 구동전압(VDL)을 인가받으며 그 게이트에 공통으로 오버드라이브신호(OVPB)를 인가받는 엔모스 트랜지스터(NM3)와; 드레인에 전원전압(VDD)을 인가받고, 게이트가 상기 두 트랜지스터(NM3, PM1)의 공통 접속점에 연결되며 그 소오스가 전압 인가부에 연결된 엔모스 트랜지스터(NM1)와; 드레인에 구동전압(VDL)을 인가받고, 게이트에 상기 오버드라이브신호(OVPB)을 인가받으며 그 소오스가 상기 엔모스 트랜지스터(NM1)의 소오스에 공통 접속된 엔모스 트랜지스터(NM2)로 구성하여 된 것을 특징으로 하는 반도체 메모리의 오버 드라이브 회로.
KR1019990001303A 1999-01-18 1999-01-18 반도체 메모리의 오버 드라이브 회로 KR100316521B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990001303A KR100316521B1 (ko) 1999-01-18 1999-01-18 반도체 메모리의 오버 드라이브 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990001303A KR100316521B1 (ko) 1999-01-18 1999-01-18 반도체 메모리의 오버 드라이브 회로

Publications (2)

Publication Number Publication Date
KR20000051065A KR20000051065A (ko) 2000-08-16
KR100316521B1 true KR100316521B1 (ko) 2001-12-12

Family

ID=19571617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990001303A KR100316521B1 (ko) 1999-01-18 1999-01-18 반도체 메모리의 오버 드라이브 회로

Country Status (1)

Country Link
KR (1) KR100316521B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7505297B2 (en) 2005-09-29 2009-03-17 Hynix Semiconductor, Inc. Semiconductor memory device
KR100834390B1 (ko) * 2005-09-29 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 장치
KR100752669B1 (ko) * 2006-08-22 2007-08-29 삼성전자주식회사 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974206A (en) * 1989-01-13 1990-11-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having reference potential generating circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974206A (en) * 1989-01-13 1990-11-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having reference potential generating circuit

Also Published As

Publication number Publication date
KR20000051065A (ko) 2000-08-16

Similar Documents

Publication Publication Date Title
US5764562A (en) Semiconductor memory device
US7259986B2 (en) Circuits and methods for providing low voltage, high performance register files
US6188628B1 (en) Semiconductor storage device
US7423900B2 (en) Methods and apparatus for low power SRAM using evaluation circuit
US5818790A (en) Method for driving word lines in semiconductor memory device
US6392951B2 (en) Semiconductor storage device
JP2005085454A (ja) メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法
KR100257911B1 (ko) 반도체 기억장치
JPH08273364A (ja) 共有される電源線を具備する５トランジスタメモリセル
KR100618066B1 (ko) 반도체 기억 장치
KR100316521B1 (ko) 반도체 메모리의 오버 드라이브 회로
JP2511910B2 (ja) 半導体記憶装置
JP2004171742A (ja) 半導体装置
US6990029B2 (en) Column read amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM)
US11605421B2 (en) Semiconductor device having driver circuits and sense amplifiers
KR20000025777A (ko) 반도체메모리의 셀프 리프레시 제어회로
JP3192709B2 (ja) 半導体記憶装置
JP4543349B2 (ja) 半導体記憶装置
JP3238481B2 (ja) 半導体読み出し専用記憶装置
KR0170694B1 (ko) 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로
JP2696087B2 (ja) 半導体記憶装置
KR100679255B1 (ko) 반도체 메모리 장치
JP2736249B2 (ja) 半導体記憶装置
JP3098514B2 (ja) 半導体記憶装置
JP2549235B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee