KR0165565B1 - 데이터 판독회로 - Google Patents

데이터 판독회로

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KR0165565B1
KR0165565B1 KR1019930008686A KR930008686A KR0165565B1 KR 0165565 B1 KR0165565 B1 KR 0165565B1 KR 1019930008686 A KR1019930008686 A KR 1019930008686A KR 930008686 A KR930008686 A KR 930008686A KR 0165565 B1 KR0165565 B1 KR 0165565B1
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유이찌 마쓰시따
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진구지 준
오끼덴끼고오교 가부시끼가이샤
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

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  • Dram (AREA)

Abstract

[목적]
데이터선 SDB1, SDB2로 된 서브데이터 버스 SDB의 H측 전위차를 발생하기 쉽게 하여 이퀄라이즈 동작의 효율을 좋게 하고, 이퀄라이즈 시간의 단축화를 도모한다.
[구성]
이퀄라이즈 신호 및 EQ 및 제2의 클램프 신호 C2가 H가 되면 이퀄라이즈 회로(70)와 클램프 회로(80)가 온하고, SDB가 이퀄라이즈 되어 서브 앰프(90)의 동작점 레벨에 클램프된다. 다음에 EQ가 L이 되어 컬럼선 CL이 H가 되면 SDB와 비트선 쌍 BL1·BL2를 접속하는 NMOS(61)·(62)가 온하고, 센스 앰프(50)에 의해 SDB의 한쪽이 L로, 다른쪽이 H로 끌리어 이 SDB에 전위차가 생긴다. 동시에 C2가 L이 되어, 풀다운용 NMOS(83)·(84)가 오프하기 때문에 SDB의 H측 전위차가 발생하기 쉬워진다.

Description

데이터 판독회로
제1도는 본발명을 나타낸 DRAM의 개략 회로도.
제2도는 종래의 DRAM의 개략 회로도.
제3도는 제2도의 동작 파형도.
제4도는 제1도의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
41, 42 : 메모리셀 50 : 센스 앰프
61, 62 : 트랜스퍼 게이트용 NMDS 70 : 이퀄라이즈(equalize) 회로
80 : 클램프(clamp) 회로 81, 82 : 풀업(pull-up)용 NMOS
83, 84 : 풀 다운(pull-down)용 NMOS 90 : 서브 앰프
BL1, BL2 : 비트선 CL1, CL2 : 제1, 제2의 클램프 신호
CL : 컬럼(column)선 DB : 메인 데이터 버스
EQ : 이퀄라이즈 신호 SDB : 서브데이터 버스
SDB1, SDB2 : 데이터 선
본 발명은 다이나믹 랜덤 억세스 메모리(이하 DRAM이라 한다)
등의 반도체 기억 장치, 특히 데이터 전송용의 데이터 선을 고속으로 균등화(equalize)하는 기술에 관한 것이다.
제2도는 종래의 DRAM의 하나의 구성예를 나타낸 개략의 회로도이다.
이 DRAM은 복수의 워드선 WL1, WL2 …와 그것과 교차 배치된 상보적(相補的)인 2개의 비트선 BL1, BL2로 된 복수의 비트선쌍(pair, or couple) BL1·BL2, …를 가지며, 그것들의 교차 장소에는 복수의 메모리셀 1-1, 1-2, …가 접속되어 있다. 제2도에서는 설명을 간단화하기 위하여 한쌍의 비트선쌍 BL1·BL2만이 나타나 있다. 비트선 BL1, BL2 사이에는 이 비트선 쌍 BL1·BL2의 전위차를 증폭하는 센스 앰프(2)가 접속되어 있다. 비트선 쌍 BL1, BL2는 칼럼선 CL에 의해 온, 오프 제어되는 한쌍의 트랜스퍼 게이트, 예컨대 N채널형 MOS트랜지스터(이하, NMOS라 한다)(3-1), (3-2)를 통해서 상보적인 2개의 데이터선 SDB1, SDB2로 된 서브 데이터 버스 SDB에 접속되어 있다. 그리고 제2도 중의 IL, IH는 NMOS(3-1), (3-2)를 흐르는 전류이다.
서브 데이터 버스 SDB에는 이퀄라이즈 회로(10) 및 클램프 회로(20)가 접속됨과 동시에 이 서브 데이터 버스 SDB가 그 전위차를 증폭하는 서브 앰프(30)에 접속되어 있다. 서브 앰프(30)의 출력측에는 메인데이터 버스 DB가 접속되어 있다. 서브 데이터 버스 SDB는 센스 앰프(2)에 의해 증폭된 비트선 BL1, BL2의 데이터를 메인 데이터 버스 DB에 전송하는 기능을 가지고 있다. 이퀄라이즈 회로(10)는 이퀄라이즈 신호 EQ에 의해 데이터선 SDB1과 SDB2를 전원 전위 VCC로 설정하는 회로이며, NMOS(11), (12), (13)로 구성되어 있다.
클램프 회로(20)는 클램프 신호 C에 의해 데이터선 SDB1, SDB2 를 소정의 전위로 클램프하는 회로이며, 클램프신호 C에 의해 데이터선 SDB1, SDB2를 전원 전위 VCC로 풀업하는 풀 업용 NMOS(21), (22)와 그 클램프신호 C에 의해 데이터선 SDB1, SDB2를 접지 전위 VSS로 풀 다운하는 풀다운용 NMOS(23), (24)로 구성되어 있다. 풀 업용 NMOS(21), (22)는 서브 데이터 버스 SDB의 전위차가 너무 벌어지는 것을 억제하기 위한 트랜지스터이며, 이 서브 데이터 버스 SDB의 전위 전폭을 적게하는 작용이 있다. 풀다운용 NMOS(23), (24)는 풀 업용 NMOS(21), (22)와의 비에 의해 서브 데이터 버스 SDB의 이퀄라이즈 레벨을 낮추고, 서브 앰프 (30)의 감도가 최적으로 되는 동작점 레벨 LS로 이퀄라이즈 레벨을 설정하는 작용이 있다.
제3도는 제2도에 나타낸 DRAM의 동작 파형도이며, 이 도면을 참조하면서 제2도의 동작을 설명한다. 그리고 제3도중의 VT는 NMOS의 임계치 전압(threshold voltage), △V는 서브 데이터 버스 SDB의 전위차, △VH는 H 레벨측 전위차, △VL은 L 레벨측 전위차, LS는 서브 앰프(30)의 동작점 레벨이다.
예컨대 메모리 셀(1-1)의 기억데이터를 읽어낼(read out) 경우에는 워드선 WL1이 활성화되어 메모리셀(1-1)의 기억데이터가 비트선 BL1에 읽어내어진다. 그렇게 되면 센스 앰프(2)가 활성화되어 비트선 쌍 BL1, BL2 의 한쪽 비트선이 VCC레벨로, 다른쪽 비트선이 VSS레벨로 증폭된다. 클램프 회로(20)는 VCC레벨의 클램프 신호 C에 의해 항상 온되어 있으므로 이퀄라이즈 신호 EQ가 H레벨(=VCC)이 되면 이퀄라이즈 회로(10)가 온하고, 서브 데이터 버스 SDB가 이퀄라이즈되어 서브 앰프(30)의 동작점 레벨 LS로 클램프된다.
다음에 이퀄라이즈 신호 EQ가 L레벨(=VSS)이 되고, 컬럼선 CL가 H레벨(=VCC)이 되면 비트선 쌍 BL1, BL2와 서브 데이터 버스 SDB를 접속하는 트랜스퍼 게이트용의 NMOS(3-1), (3-2)가 온하고, 비트선 BL1, BL2에 접속된 센스 앰프(2)에 의해 서브 데이터 버스 SDB의 한쪽 데이터선, 예컨대 SDB(2)가 L레벨측으로 끌어내려지고, 다른쪽 데이터선 SDB1이 H레벨측으로 끌어올려져서, 이 서브 데이터 버스 SDB에 전위차 △V가 생긴다. 서브데이터 버스 SDB에 전위차 △V가 생기면 서브 앰프(30)가 동작하여 이 전위차 △V가 증폭되고, 메인 데이터 버스 DB로 출력된다.
여기서 서브 데이터 버스 SDB의 이퀄라이즈 레벨을 클램프 회로(20)에 의해 서브 앰프(30)의 동작접 레벨 LS에 설정되어 있기 때문에 이 서브 데이터 버스 SDB에 전위차 △V가 생겼을 때 감도가 좋게 서브 앰프(30)가 반응하여 고속으로 메인 데이터 버스 DB로 출력할 수가 있다.
그후, 재차 이퀄라이즈 신호 EQ가 H레벨이 되면 이퀄라이즈 회로(10)가 동작하여 서브 데이터 버스 SDB가 이퀄라이즈되고 이후, 상기와 같은 동작이 되풀이 된다.
그러나 상기 구성의 DRAM에서는 다음과 같은 과제가 있었다.
종래의 DRAM에서는 센스 앰프(2)에 의해 데이터 버스 SDB를 H레벨측으로 끌어올리는 힘보다도 L레벨측으로 끌어내리는 힘쪽이 강하기 때문에 클램프 회로(20)가 항상 온되어 있는 상태에서는 서브 데이터 버스 SDB의 H레벨측 전위차 △VH가 나오기 어려워진다.
예컨대 비트선 BL1이 VSS레벨, 비트선 BL2가 VCC레벨로 되어 있는 것으로 한다. 칼럼선 CL이 H레벨이 되어 트랜스퍼 게이트용의 NMOS (3-1), (3-2)가 온하였을 때 NMOS(3-1)의 게이트와 비트선 BL1측의 소스 사이의 게이트 소스간 전압이 VCC, NMOS(3-2)의 게이트와 데이터선 SDB2 측의 소스사이의 게이트 소스간 전압(VCC-서브 데이터 버스 SDB의 이퀄라이즈 레벨)이 된다. 그 때문에 NMOS(3-1), (3-2)를 흐르는 전류 IL, IH의 관계는 ILIH가 된다. 따라서 서브 데이커 버스 SDB의전위차 △V는 L레벨측의 전위차 △VL가 나오기 쉽고, H레벨측의 전위차 △VH가 나오기 어려워져 버린다.
이와 같이 서브 데이터 버스 SDB의 H측 전위차 △VH가 나오기 어려워져 버리기 때문에 이 서브 데이터 버스 SDB의 전위차 △V는 이퀄라이즈 레벨을 중심으로 생각하면 L레벨측의 △VL가 크고, H레벨측의 전위차 △VH가 적어져 버린다. 이 상태에서 이퀄라이즈 회로(10)에 의해 다음의 이퀄라이즈 동작을 하면 단순한 이퀄라이즈 동작만으로는 그 이퀄라이즈 레벨이 서브 앰프 (30)의 동작점 레벨 LS보다도 상당히 낮아져 버려 동작점 레벨 LS에 달할때까지 이퀄라이즈 회로(10)에 의해 프리차지를 위한 이퀄라이즈 동작을 계속하지 않을 수 없다. 따라서 이퀄라이즈의 효율이 나쁘고, 이퀄라이즈에 시간이 걸리는 문제가 있었다.
또 이퀄라이즈 레벨이 서브 앰프(30)의 동작점 레벨 LS에 달하기 전에 서브 데이커 버스 SDB의 이퀄라이즈 동작이 끝나면 이 서브 앰프(30)의 감도가 나빠지고, 이 서브 앰프(30)의 출력이 더디어져 버리는 문제가 있으며, 그와 같은 것들을 간단한 회로구성으로 해결하는 것이 곤란하였다.
본 발명은 상기 종래 기술이 가지고 있던 과제로서 이퀄라이즈에 시간이 걸린다는 점에 대해 해결한 반도체 기억장치를 제공한 것이다.
본발명은 상기 과제를 해결하기 위하여 워드선과 상보적인 2개의 비트선으로 된 비트선 쌍과의 교차 장소에 접속된 메모리 셀과, 상기 비트선쌍의 전위차를 증폭하는 샌스 앰프와 선택신호에 의해 상보적인 2개의 데이터선으로 된 서브 데이터 버스와 상기 비트선 쌍과의 사이를 접속/차단하는 트랜스퍼 게이트와, 상기 서브 데이터 버스를 일정 전위로 균등화하는 이퀄라이즈 회로와, 상기 서브 데이터 버스를 소정 전위로 클램프하는 클램프 회로와, 상기 서브 데이터 버스의 전위차를 증폭하여 메인 데이터 버스로 출력하는 서브 앰프를 갖춘 반도체 기억장치에서, 상기 클램프 회로를 다음과 같이 구성하고 있다.
즉, 본발명의 클램프회로는 제1의 클램프 신호에 의해 상기 서브 데이터 버스 를 제1의 전원 전위로 풀업하는 풀업용 트랜지스터와, 상기 이퀄라이즈 회로의 동작시에만 제2의 클램프 신호에 의해 상기 데이터 버스를 제2의 전원 전위로 풀 다운하는 풀 다운용 트랜지스터로 구성하고 있다.
본 발명에 따르면 이상과 같이 반도체 기억장치를 구성하였으므로 클램프 회로를 구성하는 풀업용 트랜지스터 및 풀다운용 트랜지스터 중에서 그 풀 다운용 트랜지스터를 제2의 클램프 신호에 의해 제어하여, 이퀄라이즈 동작시에만 풀다운을 하도록 한다. 이에 따라 서브 데이터 버스에 전위차가 생기고 있을때에는 클램프 회로에 의해 풀다운이 이루어지지 않는다. 그 때문에 서브 데이터 버스의 H레벨측의 전위차가 발생하기 쉬어져서 이퀄라이즈 동작이 효율이 좋아지고 이 이퀄라이즈 시간의 단축화를 도모할 수가 있다.
[실시예]
제1도는 본 발명의 1실시예를 나타낸 DRAM의 개략 회로도이다.
이 DRAM은 도시하지 않은 어드레스 디코더로 선택되는 복수의 워드선 WL1, WL2, …과, 그것과 교차 배치된 상보적인 2개의 비트선 BL1, BL2로 된 복수의 비트선 쌍 BL1, BL2, …를 갖추고 있다. 제1도에서는 설명을 간단화 하기위하여 1쌍의 비트선 쌍 BL1, BL2만이 나타나 있다. 워드선 WL1, WL2와 비트선 BL1, BL2 와 교차 장소에는 MOS트랜지스터로 구성된 메모리 셀 (41), (42)이 접속됨과 동시에 이 비트선 BL1과 BL2사이에 센스 앰프(50)가 접속되어 있다.
센스 앰프(50)는 활성화 신호에 의해 비트선 쌍 BL1, BL2의 전위차를 증폭하는 회로이며 교차형으로 접속된 MOS트랜지스터 등으로 구성되어 있다. 비트선 쌍 BL1, BL2는 도시하지 않은 어드레스 디코더에 의해 선택되는 칼럼선 CL로 제어되는 한쌍의 트랜스퍼 게이트, 예컨대 NMOS(61), (62)를 통해서 상보적인 2개의 데이터선 SDB1, SDB2로 된 서브 데이터 버스 SDB에 접속되어 있다.
서브 데이터 버스 SDB에는 이퀄라이즈 회로(70) 및 클램프 회로(80)가 접속됨과 동시에 이 서브 데이터 버스 SDB가 그 전위차를 증폭하는 서브 앰프(90)의 입력측에 접속되어 있다. 서브 앰프(90)의 출력측에는 메인 데이터 버스 DB가 접속되어 있다.
아퀄라이즈 회로(70)는 이퀄라이즈 신호 EQ에 의해 서브 데이터 버스 SDB를 제1의 전원 전위, 예컨대 VCC에 이퀄라이즈는 회로이며, NMOS(71), (72), (73)으로 구성되어 있다. NMOS(71), (72), (73)의 각 게이트는 이퀄라이즈 신호 EQ에 공통 잡속되며, 데이터선 SDB1이 NMOS(71)를 통해 전원 전위 VCC에 접속되며, 데이터선 SDB2가 NMOS(72)를 통해 전원 전위 VCC에 접속되어 있다. 데이터선 SDB1과 SDB2사이에는 NMOS(73)가 접속되어 있다.
클램프 회로(80)는 제1, 제2의 클램프 신호 C1, C2에 의해 서브 데이터 버스 SDB를 서정 전위로 클램프하는 회로이며, 제1의 클램프 신호 C1에 의해 서브 데이터 버스 SDB를 제1이 전원 전위(예컨대 VCC)로 풀업하는 풀업용 트랜지스터 (예컨대 NMOS)(81), (82)와, 이퀄라이즈 동작시만 제2의 클램프 신호 C2에 의해 서브 데이터 버스 SDB를 제2의 전원 전위 (예컨대VSS) 로 풀 다운하는 풀 다운용 트랜지스터(예컨대 NMOS)(83), (84)로 구성되어 있다.
NMOS(81), (82)의 각 게이트는 제1의 클램프 신호 C1에 공통 접속되고, 데이터선 SDB1이 NMOS(81)을 통해 전원 전위 VCC에 접속되며, 데이터선 SDB2가 NMOS(82)를 통해 전원 전위 VCC에 접속되어 있다. NMOS(83), (84)의 게이트는 제2의 클램프 신호 C2에 공통 접속되고, 데이터선 SDB(11)가 NMOS(83)를 통해서 접지전위 VSS 에 접속되며, 데이터 선 SDB2가 NMOS(84)를 통해서 접지 전위 VSS에 접속되어 있다.
재4도는 제1도에 나타낸 DRAM의 동작 파형도이며, 이도면을 참조하면서 제1도의 동작을 설명한다. 그리고 제4도중의 LS는 서브 앰프(90)의 동작점 레벨, △V는 서브 데이터 버스 SDB에 생기는 전위차, △VH는 H 레벨측의 전위차, △VL은 L 레벨측의 전위차, VT는 NMOS의 임계치 전압이다.
예컨대 메모리 셀(41)에 기억된 데이터를 읽어낼 경우에는 도시하지 않은 어드레스 디코더에 의해 워드선 WL1이 활성화되고, 이 메모리 셀(41)에 기억된 데이터가 비트선 쌍 BL1, BL2로 출력된다. 그렇게 되면 도시하지 않은 활성화 신호에 의해 센스 앰프(50)가 동작하고, 비트선 쌍 BL1, BL2의 한쪽 비트선이 VCC레벨로, 다른쪽 비트선이 VSS레벨로 증폭된다. 이퀄라이즈 신호 EQ 및 제2의 클램프 신호 C2가 L레벨(=VSS)로부터 H 레벨 (=VCC)로 입상(rise)하면 이퀄라이즈 회로(70)와 클램프 회로(80)가 온하고, 서브 데이터 버스 SDB가 이퀄라이즈 되어 서브 앰프(90)의 동작점 레벨 LS에 클램프된다.
다음에 이퀄라이즈 신호 EQ가 L레벨이 되고, 도시하지 않은 어드레스 디코더에 의해 칼럼선 CL이 H레벨이 되면 서브 데이터 버스 SDB와 비트선쌍 BL1, BL2를 접속하는 트랜스퍼 게이트용 NMOS(61), (62)가 온한다. NMOS(61), (62)가 온하면 비트선 BL1, BL2에 접속된 센스 앰프(50)에 의해 서브 데이터 버스 SDB의 한쪽 데이터선이 L레벨로 끌어내려짐과 동시에 다른쪽 데이터선이 H레벨로 끌어올려져서 이 데이터버스 SDB에 전위차 △V가 생긴다.
이퀄라이즈 신호 EQ가 L레벨이 됨과 동시에 제2의 클램프 신호 C2도 L레벨이 되어 풀다운용 NMOS(83), (84)가 오프하기 때문에 서브 데이터 버스 SDB의 H레벨측 전압차 △V가 나오기 쉬워진다. 즉, NMOS(83), (84)를 제2의 클램프 신호 C2에 의해 오프시키면 제1의 클램프 신호 C1에 의해 항상 온 상태가 되어 있는 풀업용의 NMOS(81), (82)와의 밸런스가 무너지고, 이 클램프 회로(80)의 VSS레벨로 끄는 힘이 약해지므로 서브 데이터 버스 SDB는 전체적으로 VCC레벨측으로 시프트하고, H레벨측의 전위차 △VH가 나오기 쉬어진다.
H레벨측의 전위차 △VH가 나오기 쉬어지면 서브데이터 버스 SDB의 전위차 △V는 이퀼라이즈 레벨을 중심으로 생각해서, H레벨측의 전위차 △VH와 L 레벨측의 전위차 △VL가 균등( △VH= △VL)하게 나오게 된다. 서브 데이터 버스 SDB에 전위차 △V가 생기면 서브 앰프(90)가 동작하고, 이 전위차 △V가 증폭되어 메인 데이터 버스 SDB에 출력된다. 그후, 다시 이퀄라이즈 신호 EQ 및 제2의 클램프 신호 C2가 H레벨이 되고, 서브 데이터 버스 SDB의 이퀄라이즈가 이루어지나, 서브 앰프(90)의 동작점 레벨 LS를 중심으로 H레벨측 전위차 △VH와 L레벨측 전위차 △V가 균등하게 되어 있기 때문에 이 이퀄라이즈 회로(70)에 의해 단순히 이퀄라이즈하는 것만으로써 이퀄라이즈 레벨이 서브 앰프(90)의 동작점 레벨 LS에 같아진다. 따라서 종래와 같이 불필요한 프리 차지에 의한 이퀄라이즈 시간의 연장을 없앨 수가 있다. 더구나 이퀄라이즈 신호 EQ도 H레벨로 되어 이퀄라이즈 동작중에 제2의 클램프 신호 C2도 H레벨로 되어 있기 때문에 풀 다운용 NMOS(83), (84)가 온하여 서브 데이터 버스 SDB의 이퀄라이즈 레벨이 서브 앰프(90)의 동작점 레벨 LS에서 안정된다.
그리고 본발명은 상기 실시예에 한정되지 않으며, 여러 가지 변형이 가능하다. 그 변형예로서는, 예컨대 다음과 같은 것이 있다.
(a) 제1도의 이퀄라이즈 신호 EQ와 제2의 클램프 신호 C2는 동일한 신호일지라도 문제가 없으며, 그에따라 신호선수도 적게 할 수 있다.
(b) 제1도에서는 각 트램지스터를 NMOS로 구성하였으나, 그것들을 P채널형 MOS트랜지스터(PMOS)로 구성한다거나, NMOS와 PMOS를 조합시켜 구성한다거나, 또는 다른 트랜지스터로 구성하여도 좋다. 또 이퀄라이즈 회로(70) 및 클램프 회로(80)는 도시 이외의 트랜지스터 구성으로 변경한다거나, 본 발명을 DRAM이외의 반도체 기억장치에 작용하는 등, 여러 가지 변형의 가능하다.
이상 상세히 설명한 바와 같이 본발명에 따르면 클램프 회로를 구성하는 풀다운용 트랜지스터를 키이퀄라이즈 동작시만 온시킴으로써 서브 데이터 버스의 H레벨측 전위차가 발생하기 쉬워진다. 그 때문에 이퀄라이즈 동작시의 프리카지 시간이 불필요하게 되어, 이퀄라이즈 시간을 단축할수 있고, 이퀄라이즈 동작의 효율을 향상시킬 수 있다.

Claims (20)

  1. 상보적인 전위를 각각 공급받는 한쌍의 데이터 버스; 제1전위를 갖는 제1기준전압원; 제2전위를 갖는 제2기준전압원; 상기 제1기준 전압원과 상기 한쌍의 데이터 버스에 연결되어, 제1클램핑 신호에 응답하여서 상기 제1기준 전압원을 상기 한쌍의 데이터 버스에 전기적으로 연결하는 제1스위치; 및, 상기 제2기준 전압원과 상기 한쌍의 데이터 버스에 연결되고, 제2클램핑 신호에 응답하여서 상기 제2기준 전압원을 상기 한쌍의 데이터 버스에 전기적으로 연결하는 제2스위치를 포함하는 것을 특징으로 하는 데이터 판독회로.
  2. 제1항에 있어서, 상기 제1스위치가, 제1제어신호를 공급받는 제1제어단자; 상기 제1제어단자에 연결된 제어전극, 상기 제1기준전압원에 연결된 제1전극 및, 상기 한쌍의 데이터 버스들중의 하나에 연결된 제2전극을 가지는 제1트렌지스터; 상기 제1제어단자에 연결된 제어전극, 상기 제1기준전압원에 연결된 제3전극 및, 상기 한쌍의 데이터 버스들중의 다른 하나에 연결된 제4전극을 가지는 제2트랜지스터를 포함하는 데이터 판독회로.
  3. 제1항에 있어서, 상기 제2스위치가, 제 2제어신호를 공급받는 제2제어단자; 상기 제2제어 단자에 연결된 제어전극, 상기 제2기준전압원에 연결된 제5전극 및, 상기 한쌍의 데이터 버스들중의 하나에 연결된 제6전극을 가지는 제3트랜지스터; 상기 제2제어단자에 연결된 제어전극, 상기 제2기준 전압원에 연결된 제7전극 및, 상기 한쌍의 데이터 버스들중의 다른하나에 연결된 제8전극을 가지는 제4트래지스터를 포한하는 것을 특징으로 하는 데이터 판독회로.
  4. 제1항에 있어서, 상기 제1전위가 전력전위인것을 특징으로하는 데이터판독회로.
  5. 제4항에 있어서, 상기 제2전위가 접지전위인 것을 특징으로하는 데이터판독회로.
  6. 제1항에 있어서, 상기 제2전위가 접지전위인것을 특징으로하는 데이터판독회로.
  7. 다수의 워드라인들; 상기 다수의 워드라인들을 교차하는 한쌍의 상보적인 비트라인들; 상기 비트라인쌍들에 상응하는 한쌍의 상보적인 데이터버스; 상기 워드라인쌍과 상기 상보적인 비트라인쌍이 각각 교차하는 위치에서 각가 제공되고, 그곳에서 저장된 소정의 데이터를 가지는 다수의 메모리셀; 상기 비트라인쌍과 상기 데이터버스쌍사이에 연결되어있고, 칼럼신호가 공극되는 칼럼신호입력단자를 가지며, 칼럼신호의 활성화에 응답하여서 상기 비트라인쌍을 상기 데이터버스쌍에 전기적으로 연결하는 칼럼스위치; 제1전위를 가지는 제1기준전압원; 제2전위를 가지는 제2기준전압원; 상기 제1기준 전압원과 상기 데이터버스쌍에 연결되고 이 퀄라이즈 신호가 공급된 이퀄라이즈신호입력단자를 가지며, 이퀄라이즈신호의 활성화에 응답하여서 상기 제1기준 전압원을 상기 데이터버스쌍에 전기적으로 연결하고, 상기 데이터버스쌍들중의 하나를 다른 하나에 전기적으로 연결하는 이퀄라이징회로; 상기 각각의 데이터버스쌍에서 제1전위 또는 제2전위를 선택적으로 클램핑하는 클램핑회로로서, 상기 클램핑회로가 상기 제1기준 전압원과, 상기 제2기준 전압원 및, 상기 데이터버스쌍에 연결되고 제1클램핑신호를 공급받는 제1클램핑신호입력단자와 제2클램핑신호를 공급받는 제2클램핑 신호입력단자를 가지며, 제1클램핑신호의 활성화에 응답하여서 상기 제1기준 전압원을 상기 데이터버스쌍에 전기적으로 연결하며, 제2클램핑신호의 활성화에 응답하여서 상기 제2기준 전압원을 상기 데이터 버스쌍에 전기적으로 연결하는 클램핑회로를 포함하는 것을 특징으로 하는 데이터판독회로.
  8. 제7항에 있어서, 상기 제1전위가 전력전위인 것을 특징으로하는 데이터판독회로.
  9. 제8항에 있어서, 상기 제2전위가 전력전위인 것을 특징으로하는 데이터판독회로.
  10. 제7항에 있어서, 상기 클램핑회로가, 상기 데이터버스쌍들중 하나에 연결된 제1노드; 상기 데이터버스쌍들중 다른하나에 연결된 제2노드; 상기 제1클램핑신호입력단자와, 상기 제1기준전압원 및 상기 제1노드에 연결되고, 상기 제1클램핑신호에 응답하여서 상기 제1기준 전압원을 상기 제 1노드에 전기적으로 연결하는 제1스위치; 상기 제1클램핑신호입력단자와, 상기 제1기준 전압원 및 상기 제2노드에 연결되고, 상기 제1클램핑신호에 응답하여서 상기 제1기준 전압원을 상기 제 2노드에 전기적으로 연결하는 제2스위치; 상기 제2클램핑신호입력단자와, 상기 제2기준전압원 및 상기 제1노드에 연결되고, 상기 제2클램핑신호에 응답하여서 상기 제2기준 전압원을 상기 제 1노드에 전기적으로 연결하는 제3스위치; 상기 제2클램핑신호입력단자와, 상기 제2기준 전압원 및 상기 제2노드에 연결되고, 상기 제2클램핑신호에 응답하여서 상기 제2기준 전압원을 상기 제 2노드에 전기적으로 연결하는 제4스위치를 포함하는 것을 특징으로 하는 데이터 판독회로.
  11. 제10항에 있어서, 상기 제1∼4스위치가 MOS트랜지스터인 것을 특징으로하는 데이터판독회로.
  12. 제11항에 있어서, 상기 제1∼4스위치가 N-형 MOS트랜지스터인 것을 특징으로하는 데이터판독회로.
  13. 제7항에 있어서, 1시간대동안에 활성화된 신호가 상기 이퀄라이즈신호입력단자와 제1 및 제2클램핑신호입력단자에 공급되며, 비활성화된 신호는 상기 칼럼 신호입력단자에 공급되고, 상기 제1시간대에 이어서 제2시간대 동안에, 활성화된 신호가 상기 컬럼신호입력단자와 제1 클램핑신호입력단자에 공급되고, 비활성화된 신호는 상기 이퀄라이즈압력단자 및 상기 클램핑신호입력단자에 공급되는 것을 특징으로하는 데이터판독회로.
  14. 제7항에 있어서, 상기 제2전위가 접지전위인 것을 특징으로하는 데이터판독회로.
  15. 상보적인 전위레벨을 각각 공급받는 한쌍의 데이터라인; 제1전위를 가지는 제1기준전압원; 제2전위를 가지는 제2기준전압원; 제1클램핑신호를 공급받는 제1클램핑신호입력단자; 제2클램핑신호를 공급받는 제2클램핑신호입력단자; 상기 데이터라인쌍들중의 하나에 연결된 제1노드; 상기 데이터라인쌍들중의 하나에 연결된 제2노드; 상기 제1클램핑신호입력단자와, 상기 제1기준전압원 및 상기 제1노드에 연결되어, 상기 제1클램핑신호에 응답하여서 상기 제1기준 전압원을 상기 제1노드에 전기적으로 연결하는 제1스위치; 상기 제1클램핑신호입력단자와, 상기 제1기준전압원 및 상기 제2노드에 연결되어, 상기 제1클램핑신호에 응답하여서 상기 제1기준 전압원을 상기 제2노드에 전기적으로 연결하는 제2스위치; 상기 제2클램핑신호입력단자와, 상기 제2기준전압원 및 상기 제1노드에 연결되어, 상기 제2클램핑신호에 응답하여서 상기 제2기준 전압원을 상기 제1노드에 전기적으로 연결하는 제3스위치; 상기 제2클램핑신호입력단자와, 상기 제2기준전압원 및 상기 제2노드에 연결되어, 상기 제2클램핑신호에 응답하여서 상기 제2기준 전압원을 상기 제2노드에 전기적으로 연결하는 제4스위치를 포함하는 것을 특징으로 하는 데이터 판독회로.
  16. 제15항에 있어서, 상기 제1∼4스위치가 MOS트랜지스터인 것을 특징으로하는 데이터판독회로.
  17. 제16항에 있어서, 상기 제1∼4스위치가 N-형 MOS트랜지스터인 것을 특징으로하는 데이터판독회로.
  18. 제15항에 있어서, 상기 제2전위가 접지전위인것을 특징으로하는 데이터판독회로.
  19. 제15항에 있어서, 상기 제1전위가 전력원전위인것을 특징으로하는 데이터판독회로.
  20. 제19항에 있어서, 상기 제2전위가 접지전위인것을 특징으로하는 데이터판독회로.
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