KR19980080153A - 고속 기입 회복을 하는 메모리 장치 및 고속 기입회복 방법 - Google Patents

고속 기입 회복을 하는 메모리 장치 및 고속 기입회복 방법 Download PDF

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KR19980080153A
KR19980080153A KR1019980008184A KR19980008184A KR19980080153A KR 19980080153 A KR19980080153 A KR 19980080153A KR 1019980008184 A KR1019980008184 A KR 1019980008184A KR 19980008184 A KR19980008184 A KR 19980008184A KR 19980080153 A KR19980080153 A KR 19980080153A
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윌리엄 엘 제이알 마티노
데릭 리치
프랭크 에이 밀러
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빈센트 비. 인그라시아
모토로라 인코포레이티드
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Abstract

전류 감지 스태틱 랜덤 액세스 메모리(SRAM) 같은 메모리(10)는 비트선 로드 및 2 가지 부가적 메카니즘을 통해 고속 기입 회복을 구현한다. 첫 번째로, 할당된 데이터 선상의 부가적 로드(252)는 고속 기입 회복 공정을 위해 액티브 상태로 된다. 두 번째로, 다수의 열(200, 202, 204)은 기입 회복중에 공통 데이터 선과 접속되어, 기입 사이클중에 기입된 열이 다른 열에 저장된 전하를 이용하는 전하 분할을 부분적으로 함으로써 다시 프리차지될 수 있도록 한다. 상기 2 개의 메카니즘을 통해 최소의 열 피치로 고속 기입 회복을 할 수 있으며, 로드가 기입 데이터 선상에 의치된 경우에 발생하는 문제를 피할 수 있게 된다.

Description

고속 기입 회복을 하는 메모리 장치 및 고속 기입 회복 방법
본 발명은 일반적으로 메모리에 관한 것으로, 특히 집적 회로 판독/기입 메모리에 관한 것이다.
현재, 집적 회로 스태틱 랜덤 액세스 메모리(SRAMs)는 다양한 에플리케이션에 이용된다. 특히, 고속 SRAMs 는 컴퓨터 시스템, 워크스테이션 등의 캐시 같은 에플리케이션에 이용된다. 상기 캐시 메모리는 재사용되는 명령 또는 데이터를 고속으로 기억한다. 집적 회로 기술이 향상됨에 따라, 마이크로프로세서는 속도가 증가하며, 마이프로프로세서의 속도가 증가함에 따라 SRAMs 의 액세스 시간은 효과적인 캐시 기억부를 제공하도록 감소해야 한다.
일반적으로, SRAMs 의 고속화를 위하여, 데이터가 메모리로부터 판독되는 경우, 동작 워드선상에 위치한 메모리 셀은 신호를 비트선의 상보쌍에 공급한다. 선택된 메모리셀에 의해 비트선에 공급되는 신호는 메모리에 의해 출력되기 전에 더 증폭되어야 하는 상대적으로 미약한 신호이다. 상기 신호는 차동 전압 신호 또는 차동 전류 신호의 형태일 수 있다. 전압 감지 기술로 알려진 차동 전압 신호의 경우, 전압 감지 증폭기는 상대적으로 미약한 전압을 출력을 위한 충분히 강한 차동 전압으로 전환하기 위해 필요하다. 전류 감지 기술에서의 차동 전류는 메모리 셀에 의해 비트선에 공급된다. 전류 대 전압 증폭기는 상대적으로 미약한 차동 전류 신호를 확인해서, 다음의 출력을 위해 충분히 강한 전압 차동 신호를 출력해야 한다.
SRAMs 은 또한 기입 사이클을 행할 수 있어야 한다. 기입 사이클중, 데이터는 집적 회로 핀상에 수신되고, 대응하는 비트선은 크기가 상대적으로 큰 차동 신호로 구동된다. 상기 큰 차동 신호는 선택된 메모리셀 내에 기억된 데이터 값을 중복기입할 정도의 충분한 크기를 갖는다. 그러나, 기입 사이클의 종료하고 다음의 판독 사이클을 준비할 무렵, 상기 차동 전압은 감소 또는 제거되야만 한다.
이러한 기입 회복을 달성하기 위해서는 2개의 일반적인 기술이 있다. 첫째로, 트랜지스터는 비트선을 상보형 비트선에 결합시키며, 이것은 등화로 알려져있다. 두 번째로, 비트선이 관련된 감지 형태에 적합한 소정의 미리 정해진 전압에 바이어스되는 것이다. 예를 들면, 일반적인 프리차지(precharge) 전압은 양의 전원 전압이다. 그러나, 1/2의 양의 전원 전압 또는 양의 전원 전압 마이너스 트랜지스터 임계값 같은 다른 프리차지 전위가 이용될 수도 있다. SRAMs 이 효율적으로 되기 위해서는, 기입 회복이 메모리 액세스 사이클이 작아짐에 따라 작아지는 규정된 시간양 이내에서 수행되어야 한다.
전류 감지 기술을 이용하는 메모리는 일반적으로 매우 양호한 속도-전력의 제품을 갖는다. 그러나, 전류 감지 기술을 이용하는데는 다른 문제점이 있다. 즉, 큰 비트선 로드가 이용되지 않는 경우 기입 회복 속도에 문제가 생긴다. 그러나, 비트선 로드를 통과하는 전류가 가능한한 작도록하여 전류 감지 기술을 이용하는 경우에는 바람직하다. 또한, 집적 회로 면적을 소형화하는 것은 항상 바람직하다. 따라서, 최소의 면적으로 고속 기입 회복을 하는 전류 감지 기술을 이용하는 메모리가 요구된다. 상기 메모리는 본 발명에서 제공되며, 본 발명의 특징 및 장점은 첨부된 도면 및 다음의 상세한 설명을 통해 더욱 잘 이해될 수 있다.
도 1 은 본 발명에 따른 메모리를 블럭 형태로 예시한 도면
도 2 는 도 1 의 메모리의 일부 블럭도 및 회로도를 조합한 도면
도 3 은 도 2 의 메모리의 일부 동작을 이해하는데 유용한 타이밍도
도 4 는 도 1 의 메모리에 이용되는 전류 감지 회로의 개략적인 도면
도 5 는 데이터 감지 공정중 도 4 의 전류 감지 회로에 공급되는 신호의 타이밍도
〈도면의 주요부분에 대한 부호의 설명〉
100 : 메모리 장치 111, 112 : 메모리 어레이
114 : 행 디코더 116 : 열 논리/디코더
118 : 비트선 등화 블럭 120 : 데이터 I/O 회로
125 : 어드레스 버퍼/디코더 130 : 판독 글로벌 데이터 선 버스
140 : 기입 글로벌 데이터 선 버스
도 1 은 본 발명에 따른 메모리(100)의 블럭도를 예시한다. 상기 메모리(100)는 일반적으로 어드레스 버퍼/디코더(125), 메모리 어레이부(111), 데이터 I/O 회로(120), 판독 글로벌 데이터 선 버스(130) 및 기입 글로벌 데이터 선 버스(140)을 포함한다., 메모리 어레이부(111)는 1/2 또는 1/4 의 어레이로 분할될 수 있으며, 또한 하나 또는 그 이상의 블럭을 포함할 수 있다. 메모리 어레이부(111)는 메모리 어레이(112), 행 디코더(114), 열 논리/디코더(116) 및 비트선 등화 블럭(118)을 포함한다. 메모리 어레이(112)는 워드선과 비트선쌍의 교차부에 위치된 메모리셀의 어레이를 포함한다. 도 1 에는 워드선(152)과 비트선쌍(154)의 교차부에 위치한 대표적인 메모리셀(150)이 도시되어 있다. 비트선쌍(154)은 BL 로 명칭된 신호를 전달하는 제 1 비트선(156) 및로 명칭된 신호를 전달하는 제 2 비트선(158)을 포함한다. 판독 글로벌 데이터 선 버스(130)는 GDL 로 명칭된 제 1 글로벌 데이터 선(132) 및로 명칭된 제 2 글로벌 데이터 선(134)을 갖춘 n 상보형 쌍의 글로벌 데이터선을 포함한다. 기입 글로벌 데이터 선 버스(140)는 또한 제 1 기입 글로벌 데이터 선(142) 및 제 2 기입 글로벌 데이터 선(144)을 갖춘 n 상보형 기입 글로벌 데이터 선을 포함한다.
어드레스 버퍼/디코더(125)는 ADDRESS로 명칭된 입력 어드레스를 수신한다. 어드레스 버퍼/디코더(125)는 또한 INTERNAL TIMING SIGNALS로 명칭된 제어 신호 그룹 및 R/I 로 명칭된 신호를 수신한다. 어드레스 버퍼/디코더(125)는 어드레스를 수신하여 ROW ADDRESS 로 명칭된 행성분과 COLUMN ADDRESS 로 명칭된 열성분 어드레스로 분리된다. 어드레스 버퍼/디코더(125)가 어드레스상에 부분적 또는 완전하게 디코딩하여 행 어드레스 및 열 어드레스를 얻을 수 있다.
메모리 블럭(111)에서, 행 디코더(114)는 열 어드레스를 수신하며, 응답시에는 워드선을 동작시킨다. 메모리 어레이(112)는 행 디코더(114)의 출력부와 접속된 각 워드선과 접속된다. 메모리 어레이(112) 내의 메모리 셀은 대응 워드선과 대응 비트선쌍의 교차점에 위치된다. 각 비트선쌍은 메모리(100)의 기입 사이클중에는 메모리셀의 입력부로 판독 사이클중에는 출력부로 이용된다. 도 1 은 표본 메모리 셀(150)을 예시한다. 메모리 셀(150)은 워드선 및 비트선쌍(154)에 접속된다. 비트선 등화 블럭(118)은 각 비트선의 한 끝에 접속된 비트선 트랜지스터(단락 장치(SHORT DEVICE))를 나타낸다.
열 논리/디코더(116)는 열 어드레스, 내부 클럭 및 R/I 신호를 수신한다. 열 논리/디코더(116)는 비트선쌍(154)을 포함한 각 비트선쌍에 접속되고, 비트선 등화 블럭(118)과 마주하는 비트선의 끝에 위치된다. 예시된 실시예에서, 열 논리/디코더(116)는 또한 비트선 로드를 포함한다. 상기 비트선 로드는 각 비트선에 대한 프리차지 트랜지스터 및 등화 트랜지스터를 모두 포함한다. 비트선 양 끝에 비트선 등화 트랜지스터를 포함하므로서, 등화 및 프리차지가 상대적으로 긴 비트선을 이용하는 메모리에 대하여 보다 고속으로 실행될 수 있다. 열 논리/디코더(116)는 판독 글로벌 데이터 선 버스(130) 및 기입 글로벌 데이터 선 버스(140)와 접속된다. 각 글로벌 데이터 선 버스는 n 개의 신호선을 포함하며, 여기서 n 은 메모리(100)의 크기에 따라 좌우되는 1, 2, 4, 8, 16, 32 등의 임의의 수 일 있다.
데이터 I/O 회로(120)는 판독 글로벌 데이터 선 버스(130) 및 기입 글로벌 데이터 선 버스(140)과 접속되며, DATA 로 명칭된 n 비트 신호를 전달하기 위해 양방향 단자를 갖는다. 데이터 I/O 회로(120)는 또한, R/및 CLOCK으로 명칭된 외부 제어 신호를 수신하기 위한 입력 단자 및, 내부 타이밍 신호 및 R/를 공급하기 위한 출력 단자를 포함한다. 예시된 실시예에서, 메모리(100)는 동기화 메모리로서, 클럭 신호로 동기하여 내부 타이밍 신호를 발생한다. 그러나, 본 발명이 비동기 메모리에도 적용될 수 있음은 자명하다. 비동기 메모리에 있어서, 데이터 I/O 회로(120)는신호의 활성화로 인한 지연에 기초하여 내부 클럭 신호를 발생하고, 클럭 입력 단자를 갖지 않는다.
기본적인 동작에 있어서, 어드레스 버퍼/디코더(125)는 메모리(100)의 판독 사이클 또는 기입 사이클중에 어드레스를 수신한다. 판독 사이클중, 신호는 활성화되고, 신호 R/는 논리 하이로 되며, 기입 사이클중, 신호는 활성화되고 신호 R/는 논리 로우로 된다. 신호 R/는 입력 신호 R/로부터 버퍼되어, 실제로 동일한 신호로 된다. 행 디코더(114)는 행 어드레스의 수신에 응답하여 한 워드선을 인에이블 한다. 판독 사이클중, 인에이블 된 워드선과 접속된 각 메모리 셀이 선택되고, 그 출력부를 결합된 비트선쌍상의 차동 전류에 따라 결합시킨다. 예를 들면, 행 어드레스가 워드선(152)을 인에이블하는 경우, 메모리 셀(150)이 선택되어, 차동 전류를 내부에 기억된 비트의 상태를 나타내는 비트선쌍(154)에 공급한다. 모든 비트선쌍은 인에이블된 워드선에 접속된 메모리 셀에 의해 판독 사이클중 구동된다. 모든 비트선쌍상의 신호는 차동 전류이다.
열 논리/디코더(116)는 열 어드레스에 기초하여 n 비트선쌍을 선택한다. 내부 타이밍 신호는 동작이 개시되었다는 정보를 열 논리/디코더(116)에 공급하며, R/는 판독 사이클 또는 기입 사이클이 진행중인가를 판단한다. 비트선쌍 또는 열 어드레스에 기초한 쌍을 선택한 후, 열 논리/디코더(116)는 선택된 각 비트선쌍을 대응하는 글로벌 데이터 선쌍과 접속시키고, 차동 전류 감지 기술을 이용하여 신호를 증폭한다. 판독 사이클을 나타내는 R/및에 응답하여, 데이터 I/O 회로(120)는 각 판독 글로벌 데이터선 쌍상의 차동 신호를 수신한 후, 이것을 단일 최종 신호로서 전환하여, 데이터를 출력한다.
기입 사이클중, 데이터의 흐름은 본질적으로 반대이다. 기입 사이클은 활성화되는 신호및 논리 로우로 되는 R/에 의해 나타난다. 데이터 I/O 회로(120)는 입력으로 데이터를 수신하고, 각 데이터 신호를 대응하는 기입 글로벌 데이터 선쌍상의 차동 신호에 따라 구동한다. 예를 들면, 기입 글로벌 데이터선 버스(140)는 메모리(100)에서 선택된 각 기입 글로벌 데이터 선쌍을 나타낸다. 기입 글로벌 데이터 선 버스(140)는 수신된 데이터에 기초하여 데이터 I/O 회로(120)에 의해 구동된다. 입력 타이밍 신호, R/I 및 열 어드레스에 응답하여, 열 논리/디코더(116)는 각 기입 글로벌 데이터 선쌍을 선택된 비트선쌍과 결합시킨다. 행 디코더(114)는 워드선을 인에이블하고, 입력 데이터는 인에이블된 워드선 및 선택된 비트선쌍의 교차부에 위치된 메모리 셀로 구동된다. 판독 사이클에서는, 인에이블된 워드선상에 위치된 메모리 셀이 비트선쌍과 결합된 출력부를 갖는다. 그러나, 열 논리/디코더(116)에 의해 비트선쌍에 구동되는 전압차는 메모리 셀의 구동 전압 보다 커서, 메모리 셀 내에 기억된 비트를 중복 기입한다.
기입 회복 기간으로 알려진 기입 사이클의 종료시, 비트선쌍의 등화는 부분적으로는 비트 선쌍상의 등화, 비트선 등화 블럭(118) 및 열 논리/디코더(116) 내의 대응하는 비트선 로드에 의해서, 부분적으로는 비트선과 글로벌 판독 데이터선 사이의 판독 데이터선상의 등화에 의해 간접적으로 실현된다. 이러한 등화를 실현하기 위해판독 데이터선과 비트선을 접속시키는 회로는 기입 사이클의 종료시에 활성화된다. 이러한 기입 회복 시스템은 특히 메모리(100)가 전류 감지를 이용하는 경우에 장점이 있으며, 이후 도 2 를 참조하여 설명하기로 한다.
도 2 는 도 1 의 메모리 일부의 블럭도와 회로도를 조합한 도면이다. 도 2 에는 대응하는 데이터 선 등화부 및 감지 증폭기를 따라 도시된 3 개의 n 열이 예시된다. 단일 감지 증폭기에 접속된 열의 수는 에블리케이션마다 변화된다. 예를 들면, 예시된 실시예에서는 단일 쌍의 데이터선과 접속된 4 개의 열이 있다. 그러나, 다른 값이 역시 이용될 수 있다.
도 2 에는 도 1 의 메모리 어레이부(112)와 열 논리/디코더(116)가 예시된다. 도 2 에 예시된 메모리 어레이부(112)는 제 1 열(200), 제 2 열(202) 및 제 3 열(204)을 포함한다. 열(200)은 대표적인 메모리 셀(206, 208) 뿐만 아니라 BL 및로 명칭된 한쌍의 상보형 비트선을 포함한다. 메모리 셀(206)은 WLM으로 명칭된 제 1 워드선과 접속된 입력 단자 및, BL 및에 접속된 2 개의 출력 단자를 포함한다. 메모리 셀이 수는 설명을 돕기 위해 임의의 수 m 으로 예시된 것으로서, 본 발명은 어떤 특정한 어레이 크기에 제한되지 않는다. 마찬가지로, 열(202, 204)은 모두 대응 워드선과 접속된 m 개의 메모리 셀을 포함하며, 그 출력을 대으 비트선쌍에 공급한다. 상기 열의 구성은 열(200)과 동일하기 때문에 더 이상 설명하지 않는다.
도 2 의 나머지 구성요소는 열 논리/디코더(116)의 일부를 예시한다. 예를 들면, 제 1 비트선 로드(210)는 열(200)과 접속되고, 또한 일반적으로 금속 산화막 반도체(MOS)로 불리우는 P 채널 절연된 전계 효과 트랜지스터(212-214)를 포함한다. 트랜지스터(212)는 VDD로 명칭된 전원 전압과 접속된 소스, WCP1 으로 명칭된 신호를 수신하는 게이트 및, BL 과 결합된 드레인을 포함한다. VDD는 약 3 볼트의 지정값을 갖는 양의 전원 전압일 수 있으나 실시예마다 변화될 수 있다. 트랜지스터(213)는 BL 과 접속된 제 1 전류 전극,로 명칭된 제어 신호를 수신하는 게이트 및,로 명칭된 상보형 비트선과 접속된 제 2 전류 전극을 포함한다. 트랜지스터(214)는 VDD와 접속된 소스, 신호 WCP1 을 수신하는 게이트 및,과 접속된 드레인을 포함한다.
기입 경로를 형성하는 경우, 한쌍의 구동 트랜지스터(216)는 WD 및로 명칭된 2 개의 기입 데이터 선 및, 각각의 대응하는 비트선 BL 및를 포함한다. 쌍(216)은 제 1 N 채널 트랜지스터(218) 및 제 2 N 채널 트랜지스터(220)를 포함한다. 트랜지스터(218)는 BL 과 접속된 제 1 전류 전극, 신호 WCP1 을 수신하는 게이트 및 WD 와 접속된 제 2 전류 전원을 포함한다. 트랜지스터(220)는과 접속된 제 1 전류 전극, 신호 WCP1 을 수신하는 게이트 및와 접속된제 2 전류 전극을 포함한다. 트랜지스터(218, 220)의 소스 및 드레인 표시는 공급되는 전압에 따라 변화하며, 따라서 이들은 총칭적으로 표시됨을 알 수 있다.
판독 경로는 한쌍의 구동 트랜지스터(222)를 포함한다. 쌍(222)은 제 1 P 채널 트랜지스터(224) 및 제 2 P 채널 트랜지스터(226)를 포함한다. 트랜지스터(224)는 BL 과 접속된 제 1 전류 전극과·로 명칭된 신호를 수신하는 게이트 및, 신호를 RDATA 로 명칭된 판독 데이터 선에 공급하는 제 2 전류 전극을 포함하며, 여기서 심볼 · 은 논리합(logical AND) 동작을 나타낸다. 트랜지스터(226)는과 접속된 제 1 전류 전극, 신호·을 수신하는 게이트 및, 출력 신호를로 명칭된 데이터 선의 캄플리먼트에 공급하는 제 2 전류 전극을 포함한다. 비트선 로드 트랜지스터(228-230), 기입 구동 트랜지스터(232, 234) 및 판독 구동 트랜지스터(236, 238)도 유사하게 열(202)에 대응한다. 비트선 로드 풀업(pullup) 트랜지스터는 WCP2 로 명칭된 신호에 의해 선택되고, 등화 트랜지스터는 신호에 의해 선택된다. 기입 구동 트랜지스터(232, 234)는 RD2·로 명칭된 신호에 의해 선택된다. 마지막으로, n 번째 열(204)은 비트선 로드 트랜지스터(240-242), 한쌍의 기입 구동 트랜지스터(244, 246) 및, 상술한 것에 대응하는 한쌍의 판독 구동 트랜지스터(248, 250)를 포함한다. 트랜지스터(240, 242, 244)는 WCPN 으로 명칭된 신호를 수신하고, 트랜지스터(241)는 신호를 수신하며, 트랜지스터(248, 250)는·로 명칭된 신호를 수신한다.
판독 데이터 선쌍은 데이터 선 로드(252)와 접속된다. 데이터 선 로드(252)는 P 채널 트랜지스터(253-257)를 포함한다. 트랜지스터(253)는 VDD와 접속된 소스, VSS로 명칭된 전원 전압 단자와 접속된 게이트, 및와 접속된 드레인을 포함한다. VSS는 거의 제로 볼트의 지정값을 갖는 음의 또는 접지 전원 전압 단자이다. 트랜지스터(254)는 VDD와 접속된 소스, 신호를 수신하는 게이트 및,와 접속된 드레인을 포함한다. 트랜지스터(255)는 VDD와 접속된 소스, 신호를 수신하는 게이트 및, RDATA 와 접속된 드레인을 포함한다. 트랜지스터(258)는와 접속된 제 1 전류 전극, 신호를 수신하는 게이트 및, RDATA 와 접속된 드레인을 포함한다.
또한, 데이터 선은 전류 전달 회로와 접속된다. 회로(260)는 P-채널 트랜지스터(262), P-채널 트랜지스터(264), P-채널 트랜지스터(266), N-채널 트랜지스터(268) 및, N-채널 트랜지스터(270)를 포함한다. 트랜지스터(262)는와 접속된 제 1 전류 전극, 게이트 및 제 2 전류 전극을 포함한다. 트랜지스터(264)는 RDATA 와 접속된 제 1 전류 전극, 트랜지스터(262)의 제 2 전류 전극과 접속된 게이트 및, 트랜지스터(262)의 게이트와 접속된 제 2 전류 전극을 포함한다. 트랜지스터(266)는 트랜지스터(262)의 제 2 전류 전극과 접속된 제 1 전류 전극,로 명칭된 신호를 수신하는 게이트 및, 트랜지스터(264)의 제 2 전류 전극과 접속된 제 2 전류 전극을 포함한다. 트랜지스터(268)는 트랜지스터의 제 2 전류 전극과 접속된 제 1 전류 전극, AMP＿SEL 로 명칭된 신호를 수신하는 게이트 및,과 접속된 제 2 전류 전극을 포함한다. 트랜지스터(270)는 트랜지스터(264)의 제 2 전류 전극과 접속된 제 1 전류 전극과, 신호 AMP＿SEL 을 수신하는 게이트 및, GDL 과 접속된 제 2 전류 전극을 포함한다.
동작시, 메모리가 액세스되는 경우, 도 1 의 디코더(114)는 WL1 또는 WLM 또는 어레이 내의 소정의 다른 워드선 같은 워드선을 활성화시킨다. 활성화된 하나의 워드선은 각 열로부터 하나의 메모리 셀을 선택한다. 선택된 메모리 셀은 그 안에 기억된 메모리 상태를 나타내는 대응하는 BL 및신호 선에 전류 신호를 공급한다. 도 2 에 도시된 n 열의 트랜지스터중 하나의 열만이 선택된다. 따라서,,또는 전체적으로는중 한 열이 활성 상태로 되어 대응하는 구동 트랜지스터를 선택한다. 상기 대응하는 구동 트랜지스터가 선택되는 경우, 차동 전류는 선택된 열 내의 메모리 셀의 상태를 나타내는 RDATA 및상에 구동된다. RDATA 와사이의 작은 차동 전류는 전류 전달 회로(260)를 통해 GDL 및상에 전송된다. 감지 기능은 도 1 의 데이터 I/O 회로(120)에서 실현되며, 이하 도 4 를 참조하여 더욱 상세히 설명하기로 한다.
기입 사이클중, 기입 데이터는 대응하는 WD/쌍상에 수신되고, 신호 WCP1 와 같은 대응하는 기입 선택 신호가 활성화되는 경우에 비트선에 구동된다. 반대로, 상대적으로 약한 전류 신호에서, 기입 전압 신호는 매우 강하고, 논리 레벨은 전원 전압에 매우 근접하게 된다. 이러한 차동 전압은 선택된 메모리 셀의 내용을 중복 기입하는데 매우 적합하다.
그러나, 기입 사이클의 종료시, 상기 큰 전압은 비트선상에 남게되나, 이후의 감지 목적을 위해 감소되어야만 한다. 상기 감소는 2 개의 메카니즘으로 실현된다. 제 1 메카니즘은 비트선 로드이다. 열(200)이 선택된 열이라고 가정하면, 트랜지스터(212, 214)는 활성 상태로 되어, BL 및을 VDD와 접속시킨다. 또한, 트랜지스터(213)는 전도 상태로 되어 BL 과을 결합한다. 이러한 기능은 일반적으로 등화로 불리우나, 상기 작용은 모두 기입 회복의 제 1 메카니즘을 형성한다.
제 2 메카니즘은 트랜지스터(253 내지 256)를 통해 선택된 열 내의 BL 과을 부가적으로 VDD 에 결합시키는 데이터 선 로드(252)에 의해 제공된다. 트랜지스터(253, 255)는 계속해서 전도 상태에 있는 상대적으로 약한 장치이기 때문에, 트랜지스터(254, 256)는 판독 사이클의 개시중 및 기입 회로중에 스위치된다. 데이터 선 로드(252) 내의 트랜지스터는 각각이 n 열과 접속된 데이터 선과 접속되기 때문에, 상기 트랜지스터는 열의 피치를 증가시키지 않으면서 커질 수가 있으며, 따라서 트랜지스터가 대응하는 비트선 로드에 위치하는 것과 같은 방법으로 메모리 영역을 꽉 채우지 않는다.
또한, 데이터 선 로드(252)는 이들이 기입 데이터 선으로부터 분리된 후에 판독 데이터 선에 위치됨을 알 수 있다. 메모리(100)에서, 기입 경로는 N-채널 트랜지스터(218, 220)를 통해 진행하며, 선택된 기입 데이터 선은 다른 데이터 선이 VDD까지 프리차지되는 동안 저 전압으로 풀(pull)된다. 따라서, 임계 전압 강하를 피하기 위해 N-채널 트랜지스터가 이용되는 것은 중요하다. 그러나, 동시에 메모리 셀의 피치를 증가시키지 않으면서 상기 기입 구동 트랜지스터를 포함하는 것도 중요하다. 트랜지스터(218, 220)가 완전한 금속 산화막 반도체(CMOS) 전송 게이트로 전환된다면, 셀의 피치는 증가된다. 따라서, 판독 데이터 선상의 비트 선 로드와 관련하여 동작하는 로드의 배치를 통해 메모리 셀 피치가 증가하지 않는 장점이 있다.
또한, 기입 회복중 비트선의 등화를 돕는 부가적인 특징은 도 2 에 도시된다. 등화 주기중, 선택된 열은 대응하는 판독 구동 트랜지스터를 통해 데이터 선 로드(252)와 접속된다. 그러나, 기입 회복중 다른 열은 또한 판독 데이터 선과 접속되어 모든 열은 RDATA 와 선택적으로 접속된다.
Error! 는 기입 회복중에 접속된다. 이러한 접속을 하는 경우 2 가지 장점이 있다. 첫 번째로는 제어 신호의 디코딩을 간단화하는 것이다. 두 번째로는 선택되지 않은 각 비트선상에 저장된 전하가 기입 사이클 후에 선택된 열을 따라 비트선을 신속히 프리차지시키는데 있다. 다른 실시예에서는 부가적인 충전 및 회복의 장점을 필요로 하지 않는다면, 선택되지 않은 열을 RDATA 및에 접속시킬 필요가 없음을 알 수 있다. 또한, 다른 실시예에서는 데이터 선 로드(252)가 생략될 수 있으며, RDATA 및와 접속된 모든 열은 선택된 열 내의 비트선 로드를 지원하여 비트선이 VDD 까지 재충전하도록 기입 회복중에 함께 접속된다. 이로서 비트선 로드 풀업 트랜지스터는 더 소형으로 구성될 수 있으며, 또한 소정의 트랜지스터 크기로 고속 기입 회복을 할 수 있게 된다.
도 3 은 도 2 의 동작의 이해를 돕기 위한 신호의 타이밍도를 예시한다. 도 3 에서, 수평축은 시간을 나타내고, 수직축은,, WCP1,등의 여러 가지 신호의 전압을 나타낸다. 상기 신호는 판독 사이클, 기입 사이클 및 이후의 판독 사이클과 관련된 3 개의 시간 주기에 대하여 예시된다. 판독 사이클의 초기 부분에서, 신호은 논리 로우에서 활성 상태로 되어 대응하는 열을 선택한다. 상기 주기중, 신호는 또한 비트선의 등화에 영향을 주는 로우 상태로 된다. 신호 WCP1 은 판독 사이클 전체에 걸쳐서 로우 상태, 즉 비화성 상태로 남는다. 신호이 활성화된 후, 소정의 시간 주기동안,는 사이클의 초기 부근의 논리 로우에서 활성 상태로 되어 판독 데이터 선을 프리차지한다. 신호는 다른 신호가 전송되도록 비활성 상태로 되며, 나머지 판독 사이클 동안에 비활성 상태로 남는다.
기입 사이클은 비호라성인 신호및 활성인 신호 WCP1 에 의해 나타난다. 기입 사이클중, 신호는 데이터 선 로드(252) 내의 프리차지 트랜지스터가 전도 상태로 남도록 활성 상태로 남는다. 상기 시주기 동안, 신호는 기입 데이터가 선택된 비트선을 분리하고 선택된 메모리 셀을 중복 기입하도록 비활성 상태에 있다. 기입 사이클의 종료시, 신호 WCP1 은 다시 비활성 상태로 되고, 기입 회복은 신호의 활성화 및 신호 WCP1 의 비활성화와 함께 기입 사이클의 종료 전에 시작한다. WCP1 이 비활성 상태로 된 후, 지연 시간중 신호은 데이터 선과 선택된 열의 비트선을 접속시키는 활성 상태로 된다. 또한, 기입 회복중, 모든 다른신호는 또한 활성 상태로 된다. 기입 사이클은 신호이 활성 상태로 된 경우 종료한다.
다른 신호가 논리 로우에서 활성 상태이거나, 신호가 논리 로우에서 활성 상태이면, 상기 신호는 함께 논리합되기 때문에, 판독 구동 트랜지스터는 전도 상태에 있음을 알 수 있다. 따라서, 기입 회복 시간중, 모든 판독 구동 트랜지스터는 전도 상태에 있어 모든 열의 비트선을 RDATA 및와 결합시킨다. 소정 시간의 경과 후, 기입 회복 주기는 종료하며, 다음 판독 사이클이 시작된다. 아이들 사이클(idle cycle)이 기입 사이클을 뒤따르는 경우, 신호는 기입 사이클 동안 활성 상태로 남아서, 다른 사이클이 시작될 때까지 등화가 계속적으로 행해진다.
도 4 는 전류 감지 기능을 실현하기 위하여 판독 글로벌 데이터 선과 접속된 전류 감지 회로(10)의 개략적인 도면이다. 상기 전류 감지 회로(10)는 도 1 의 데이터 I/O 회로(120)의 일부분이다. 전류 감지 회로(10)는 입력 단자(12)와 상보형 입력 단자(22)를 각각 통해서 흐르는 전류 I1과 I2간의 차를 감지한다. 전류 I1과 I2간의 차는 전류 감지 회로(10)에 전송되는 데이터를 감지하기 위해 이용된다. 입력 단자(12) 및 상보형 입력 단자(22)는 GDL 및과 각각 결합된다. 전류 감지 회로(10)는 또한 감지 증폭기로 불리운다.
감지 증폭기(10)는 전류원으로 작용하는 P-채널 분리된 게이트 전계 효과 트랜지스터(FETs)(14, 24)를 포함한다. FETs(14, 24)의 게이트 전극은 제 1 인에이블 신호를 수신하기 위해 단자(31)와 접속된다. FETs(14, 24)의 소스 전극은 전원 콘덕터(20)와 접속된다. 예를 들면, 상기 콘덕터(20)는 VDD의 전압 레벨에 있다. 즉, FETs(14, 24)의 소스 전극은 전압 레벨 VDD와 접속된다. 갑지 증폭기(10)는 또한 제 2 인에이블 신호를 수신하는 단자(32)와 콘덕터(20)에서의 전압 레벨 VDD와 접속된 소스 전극을 갖춘 P-채널 분리된 게이트 FET(33)를 포함한다.
감지 증폭기(10)는 또한 인버터(16), N-채널 분리된 게이트 FET(18), 인버터(26) 및 N-채널 분리된 게이트 FET(28)를 포함한다. 인버터(16)는 P-채널 분리된 게이트 FET(15) 및 N-채널 분리된 게이트 FET(17)로 구성된다. FETs(15, 17)의 게이트 전극은 인버터(16)의 입력부를 형성하기 위하여 공통으로 접속된다. FET(15)의 소스 전극은 인버터(16)의 제 1 바이어싱 노드로서 작용하며, FET(33)의 드레인 전극과 접속된다. FET(17)의 소스 전극은 인버터(16)의 제 2 바이어싱 노드로서 작용하며, FET(18)의 드레인 전극 및 입력 단자(12)와 접속된다. FETs(15, 17)의 드레인 전극은 인버터(16)의 출력부를 형성하기 위하여 공통으로 접속된다. 인버터(16)의 출력부는 FET(14)의 드레인 전극 및 감지 증폭기(10)의 데이터 출력 단자(19)와 접속된다.
인버터(26)는 P-채널 분리된 게이트 FET(25) 및 N-채널 분리된 게이트 FET(27)로 구성된다. FETs(25, 27)의 게이트 전극은 인버터(26)의 입력부를 형성하기 위하여 공통으로 접속된다. FET(25)의 소스 전극은 인버터(26)의 제 1 바이어싱 노드로서 작용하며 FET(33)의 드레인 전극과 접속된다. FET(27)의 소스 전극은 인버터(26)의 제 2 바이어싱 노드로서 작용하며, FET(28)의 드레인 전극 및 상보형 입력 단자(22)와 접속된다. FETs(25, 27)의 드레인 전극은 인버터(26)의 출력부를 형성하기 위하여 공통으로 접속된다. 인버터(26)의 출력부는 FET(24)의 드레인 전극 및 감지 증폭기(10)의 상보형 데이터 출력 단자(29)와 접속된다.
또한, 인버터(16)의 입력부는 인버터(26)의 출력부와 접속되고, 인버터(26)의 입력부는 인버터(16)의 출력부와 접속된다. FETs(18, 28)의 소스 전극은 전원 콘덕터(30)와 접속된다. 예를 들면, 전원 콘덕터(30)는 접지 전압 레벨, 즉 Vss에 있다.
감지 증폭기(10)는 인버터(36) 및, 2 개의 스위치, 즉 인버터(16, 26)의 출력부 사이에 결합된 스위치와 인버터(16, 26)의 제 2 바이어싱 노드 사이에 결합된 스위치를 더 포함한다. 바람직하다면, 인버터(16, 26)의 출력부 사이에 결합된 스위치는 P-채널 분리된 게이트 FET(35) 및 N-채널 분리된 게이트 FET(35)로 구성된 2 개의 트랜지스터 통과 게이트이다. 인버터(36)의 입력부는 등화 신호를 수신하기 위하여 단자(34)와 접속된다. 인버터(36)의 출력부는 FET(35)의 게이트 전극과 접속된다. FET(37)의 게이트 전극은 단자(34)와 접속된다. FETs(35, 37)의 소스 전극은 FETs(15, 17)의 드레인 전극과 공통으로 접속된다. FETs(35, 37)의 드레인 전극은 FETs(25, 27)의 드레인 전극과 공통으로 접속된다.
바람직하다면, 인버터(16, 26)의 제 2 바이어싱 노드 사이에 결합된 스위치는 N-채널 분리된 게이트 FET(38)로 구성된 하나의 트랜지스터 통과 게이트이다. FET(38)의 게이트 전극은 단자(34)와 접속되고, FET(38)의 소스 전극은 FET(17)의 소스 전극과 접속되며, FET(38)의 드레인 전극은 FET(27)의 소스 전극과 접속된다.
이후의 명세서는 도 5 를 참조하여 더욱 상세히 설명된다. 감지 증폭기(10)는 입력 단자(12) 및 상보형 입력 단자(22)에 전송되는 차동 전류 신호를 감지함으로써 데이터를 감지한다. 특히, 감지 증폭기(10)는 입력 단자(12) 및 상보형 입력 단자(22)를 각각 통해 흐르는 전류 I1및 I2를 감지한다. 전류 I1및 I2는 또한 차동 전류 신호의 제 1 및 제 2 전류 성분으로 불리운다. 감지 증폭기(10)는 2 가지 전류를 발생하는데, 전류 I1및 I2를 따라 하나는 FET(17)에서 흐르고, 다른 하나는 FET(27)에서 흐른다. 이 때, 감지 증폭기(10)는 FET(17)를 흐르는 전류와 FET(27)를 흐르는 전류를 비교하여 데이터를 감지한다.
FETs(14, 15, 17, 18, 24, 25, 27, 28, 33, 35, 37, 38)가 도 4 에 도시된 바와 같이 분리된 게이트 FETs로 제한되지 않음을 알 수 있다. 이들은 예를 들면, 바이폴라 트랜지스터, 금속 반도체 FETs, 접합 FETs, 절연된 게이트 바이폴라 트랜지스터 등으로 다른 종류의 트랜지스터로 대체될 수 있다. 또한, FET(33)는 스위치로 작용하며, 다른 종류의 스위치로 대체될 수도 있다. 당 분야에 숙력된 지식을 가진 자에 따르면, FET 에 있어서, 게이트 전극이 제어 전극으로 작용하며, 소스 및 드레인 전극이 전류 전도 전극으로 작용함이 자명하다.
감지 증폭기(10)에서, FETs(14, 24)는 전류원으로 작용하며, FETs(18, 28)는 전류 싱크(sink)로서 작용한다. 이들은 다른 종료의 전류원/싱크 회로로 대체될 수 있다. 바람직하다면, FETs(14, 18)는 실질적으로 FETs(24, 28)와 각각 동일한 전류 전달 능력을 갖는다.
인버터(16)에서, FET(15)는 풀업(pull-up) 트랜지스터로서 작용하고, FET(17)는 풀다운(pull-down) 트랜지스터로 작용하기 때문에, FETs(15, 17)는 다른 전도 타입으로 구성되는 것이 바람직하다. 인버터(26)에서와 마찬가지로, FET(25)는 풀업 트랜지스터로 작용하며, FET(27)는 풀다운 트랜지스터로 작용하기 때문에, FETs(25, 27)는 다른 전도 타입으로 구성되는 것이 바람직하다. 도 4 에 도시된 실시예에서, FETs(15, 25)는 P-채널 FETs 이며, FETs(17, 27)는 N-채널 FETs 이다. 다른 실시예에서, FETs(15, 25)는 PNP 바이폴라 트랜지스터로 대체되며, FETs(17, 27)는 NPN 바이폴라 트랜지스터로 대체된다. FET(38)는 통과 게이트로서 작용하며, 다른 타입의 통과 게이트, 예컨대 2 개의 트랜지스터 통과 게이트로 대체될 수 있다. FETs(35, 37)는 2 개의 트랜지스터 통과 게이트를 형성하며, 다른 타입의 통과 게이트로 대체될 수 있다. 2 개의 통과 게이트는 고속의 백-투-백(back-to-back) 감지 동작을 행하는 능력을 갖춘 감지 증폭기(10)를 제공한다. 2 개의 통과 게이트 모두는 감지 증폭기(10)에서 선택적이다. 예를 들면, 접지 전압 레벨로부터 VDD까지의 큰 전압 스윙이 출력 단자(19) 및 상보형 출력 단자(29)를 통과하기 때문에, 이들간에 결합된 통과 게이트는 도 4 에 도시된 바와 같이 2 개의 트랜지스터 통과 게이트인 것이 바람직하다. 그러나, 이것은 본 발명을 한정하려는 의도가 아니다. 하나의 트랜지스터 통과 게이트가 FETs(35, 37) 대신에 이용되는 경우, 그 제어 전극에 공급되는 등화 신호는 감지 증폭기(10)의 동작중 양방향 전도 능력을 갖을 수 있도록 조정되는 것이 바람직하다.
도 5 는 본 발명에 따른 데이터 감지 공정중 전류 감지 회로에 공급되는 긴호의 타이밍도(50)이다. 상기 타이밍도(50)는 제 1 인에이블 신호(51), 제 2 인에이블 신호(52) 및 등화 신호(54)를 포함한다. 데이터를 감지하기 위하여 도 4 의 감지 증폭기(10)를 이용하는 경우, 제 1 인에이블 신호(51), 제 2 인에이블 신호(52) 및 등화 신호(54)는 단자(31, 32, 34)에 각각 인가된다. 입력 단자(12) 및 상보형 입력 단자(22)는 비트선, 판독 데이터 선 및 글로벌 데이터 선을 통해 메모리 셀과 결합된다. 다른 예에서, 입력 단자(12) 및 상보형 입력 단자(22)는 멀티플렉서(도시되지 않음)를 통해 2 개의 메모리 셀(도시되지 않음)과 결합된다. 한 메모리 셀은주 메모리 셀로 불리우며, 다른 메모리 셀은 보조 메모리 셀로 불리운다. 멀티플렉서는 정상 동작중 주 메모리 셀을 선택하며, 주 메모리 셀이 부족한 경우 보조 메모리 셀을 선택한다.
감지 증폭기(10)가 아이들인 경우, 제 1 인에이블 신호(51) 및 제 2 인에이블 신호(52)는 예를 들면 공급 전압 VDD와 같은 고 전압 레벨에 있는 것이 바람직하고, 등화 신호(54)는 예를 들면 접지 전압 레벨 같은 저 전압 레벨에 있는 것이 바람직하다. 따라서, FETs(14, 24, 33, 35, 37, 38)는 비전도성이며, 인버터(16, 26)는 디스에이블되며, 감지 증폭기(10)는 큰 전력을 소비하지 않는다.
감지 공정이 시작하기 전에, 등화 신호(54)는 시각 t0에서 VDD같은 고 전압 레벨로 스위치된다. 고 전압 레벨은 FET(37, 38)의 게이트 전극에 전송되어, FET(37, 38)를 스위치 온시킨다. 고 전압 레벨은 또한 FET(35)의 게이트 전극에서 저 전압 레벨을 발생하는 인버터(36)의 입력부에 전송되어, FET(35)를 스위치 온시킨다. 전도성 FETs(35, 37)는 실질적으로 출력 단자(19) 및 상보형 출려 단자(29)에서의 전위를 등화시킨다. 마찬가지로, 전도성 FET(38)는 실질적으로 입력 단자(12) 및 상보형 입력 단자(22)에서의 전위를 등화시킨다.
등화 신호(54)가 저 전압 레벨로 다시 스위치되는 경우, 감지 공정은 시각 t1에서 시작하며, 제 1 인에이블 신호(51)는 접지 전압 레벨 같은 저 전압 레벨로 스위치된다. FETs(35, 37, 38)는 스위치 오프되어, 상보형 출력 단자(29)로부터 출력 단자를 분리시키며, 상보형 입력 단자(22)로부터 입력 단자(12)를 분리시킨다. FETs(14, 24)는 스위치 온된다. 2 개의 전류 경로는 VDD와 접지 사이에 마련되며, 하나는 FETs(14, 17, 18)를 경유하며, 다른 하나는 FETs(24, 27, 28)를 경유한다. 도 2 는 등화 신호(54)의 하강 에지와 함께 제 1 인에이블 신호(51)의 하강 에지를 도시하지만, 이것은 본 발명을 한정하고자 하는 의도가 아니다.
메모리 셀에 기억된 데이터는 전류 I1및 I2에 인코드되며, 입력 단자(12) 및 상보형 입력 단자(22)를 통해 감지 증폭기(10)에 전송된다. 전류 I1은 입력 단자(12) 및 FET(18)를 통해 메모리 셀로부터 콘덕터(30)로 흐른다. 따라서, FET(18)에 흐르는 전류는 FETs(14, 17)에 흐르는 전류와 전류 I1의 합과 동일하다. 마찬가지로, 전류 I2는 상보형 입력 단자(22) 및 FET(28)를 통해 메모리 셀로부터 콘덕터(30)로 흐른다. 따라서, FET(28)를 흐르는 전류는 전류 I2와 FETs(24, 27)를 흐르는 전류의 합과 동일하다. FETs(18, 28)는 실질적으로 동일한 전류 전달 능력을 갖도록 구성되기 때문에, FET(18)에 흐르는 전류는 실질적으로 FET(28)에 흐르는 전류와 동일하다. 상기 전류는 기준 전류로 불리운다. 따라서, FETs(14, 17)에 흐르는 전류는 실질적으로 기준 전류 마이너스 전류 I1와 동일하다. 마찬가지로, FETs(24, 27)에 흐르는 전류는 실질적으로 기준 전류 마이너스 전류 I2와 동일하다. 감지 증폭기(10)는 FETs(14, 17)에 흐르는 전류와 FETs(24, 27)에 흐르는 전류를 비교함으로써 데이터를 감지한다.
메모리 셀이 제 1 논리값, 예컨대 논리 1을 기억하는 경우, 전류 I1은 전류 I2보다 약간 크다. 일반적으로, 전류 I1과 I2와의 차는 약 40 마이크로 암페어(μA)와 약 80μA 사이에 존재한다. 전류차에 대한 지정값은 약 60μA 이다. FETs(14, 17)를 흐르는 전류는 실질적으로 전류 I1이 전류 I2보다 큰 양과 동일한 양만큼 FETs(24, 27)에 흐르는 전류 보다 작다. FET(24)에 흐르는 전류 보다 FET(14)에 흐르는 전류가 작아질수록 FET(24)의 드레인 및 소스 전극을 통과하는 전압 보다 FET(14)의 드레인 및 소스를 통과하는 전압 강하가 작아진다. 따라서, FETs(15, 17)의 드레인 전극에서의 전압 레벨은 FETs(25, 27)의 드레인 전극에서의 전압 레벨 보다 약간 높다.
한편, 메모리 셀이 제 2 논리값, 예컨대 제 1 논리값의 상보형인 0 을 기억하는 경우, 전류 I1은 전류 I2보다 약간 작다. FETs(14, 17)에 흐르는 전류는 실질적으로 전류 I1 이 전류 I2 보다 작은 양과 동일한 양만큼 FETs(24, 27)에 흐르는 전류 보다 크다. FET(24)에 흐르는 전류 보다 FET(14)에 흐르는 전류가 클수록, FET(24)의 드레인 및 소스 전극을 통과하는 전압 보다 FET(14)의 드레인 및 소스 전극을 통과하는 전압 강하가 커진다. 따라서, FETs(15, 17)의 드레인 전극에서의 전압 레벨은 FET(25, 27)의 드레인 전극에서의 전압 레벨 보다 약간 낮다.
시각 t2에서, 제 1 인에이블 신호(51)는 고 전압 레벨로 뒤로 스위치되고, 제 2 인에이블 신호(52)는 접지 전압 레벨 같은 저 전압 레벨로 스위치된다. FETs(14, 24)는 스위치 오프되고, FET(33)는 스위치 온되며, 인버터(16, 26)는 인에이블된다. FETs(17, 27)의 드레인 전극을 통과하는 전압에 응답하여 인버터(16, 26)는 출력 단자(19) 및 상보형 출력 단자(29)를 통과하는 차동 전압 신호를 발생하는 래치 회로를 형성한다.
메모리 셀이 논리 1 을 기억하는 경우, FETs(15, 17)의 드레인 전극에서의 전압 레벨은 FETs(25, 27)의 드레인 전극에서의 전압 레벨 보다 약간 높다. FETs(15, 17)의 드레인 전극에서의 고 전압 레벨은 FET(25, 27)의 게이트 전극에 전송되어 FET(25)를 턴 오프 및 FET(27)를 턴 온 시킨다. 마찬가지로, FET(25, 27)의 드레인 전극에서의 저 전압 레벨은 FETs(15, 17)의 게이트 전극에 전송;되어, FET(15)를 턴 온시키고, FET(17)를 턴 오프시킨다. FET(15)가 전도 상태이고, FET(17)가 비전도 상태인 경우, 인버터(16)는 출력 단자(19)에서의 전압 레벨을 VDD까지 풀업시킨다. FET(25)가 비전도 상태이고, FET(27)이 전도 상태인 경우, 인버터(26)는 상보형 출력 단자(29)에서의 전압 레벨을 접지까지 풀다운시킨다. 따라서, 논리 1 이 메모리 셀로부터 판독된다.
메모리 셀이 논리 0 을 기억하는 경우, FET(15, 17)의 드레인 전극에서의 전압 레벨은 FETs(25, 27)의 드레인 전극에서의 전압 레벨 보다 약간 낮다. FETs(15, 17)의 드레인 전극에서의 저 전압 레벨은 FETs(25, 27)의 게이트 전극에 전송되어, FET(25)를 턴 온시키고, FET(27)를 턴 오프시킨다. 마찬가지로, FETs(25, 27)의 드레인 전극에서의 고 전압 레벨은 FETs(15, 17)의 게이트 전극에 전송되어, FET(15)를 턴 오프 시키고, FET(17)를 턴 온 시킨다. FET(15)가 비전도 상태이고, FET(17)가 전도 상태인 경우, 인버터(16)는 출력 단자(19)에서의 전압 레벨을 접지까지 풀다운시킨다. FET(25)가 전도 상태이고, FET(27)가 비전도 상태인 경우, 인버터(26)는 상보형 출력 단자(29)에서의 전압 레벨은 VDD까지 풀업시킨다. 따라서, 논리 0 이 메모리 셀로부터 판독된다.
제 2 인에이블 신호(52)가 고 전압 레벨로 뒤로 스위치되는 경우, 감지 공정은 시각 t3에서 종료한다. 단자(32)에서 고 전압 레벨이 FET(33)를 스위치 오프시킴으로써 인버터(16, 26)를 디스에이블시킨다. 감지 증폭기(10)는 아이들 상태로 되어, 다음의 데이터 감지 공정을 준비하게 된다.
데이터 감지 공정중, FETs(18, 28)는 전도 상태로 남는다. 따라서, 입력 단자(12) 및 상보형 입력 단자(22)에서의 전압 레벨은 접지 전압 레벨 부근에 남는다. 즉, 입력 단자(12)와 결합된 글로벌 데이터 선과 상보형 입력 단자(22)와 결합된 글로벌 데이터 선에 걸친 전압 스윙은 작으며, 이것은 예를 들면 20 밀리 볼트(mV) 이하이다.
작은 전압 스윙 때문에, 감지 증폭기(10)는 고속 및 긴 비트선 에블리케이션에 적합하다. 또한, 감지 증폭기는 대 전류를 드레인하는 고 이득 차동 전압 증폭기를 필요로 하지 않는다. 따라서, 감지 증폭기(10)는 종래의 감지 증폭기에 비해서 전력 효율이 좋다. 감지 증폭기(10)가 그 출력을 발생하는 경우, 출력 단자(19) 및 상보형 출력 단자(29)에서의 전압 레벨은 VDD까지 풀업되거나 접지 까지 풀다운된다. 따라서, 감지 증폭기(10) 및 감지 공정은 표준 CMOS 논리 레벨과 호환가능하다.
본 발명은 양호한 실시예의 내용에서 설명되었지만, 본 발명이 여러 가지 방법으로 번형가능하고 앞서 설명된 것 이외의 많은 다른 실시예를 적용할 수 있음은 당 분야에 숙련된 지식을 가진 자에게는 명백하다. 예를 들면, 본 명세서에서 설명된 기입 회복 기술은 SRAM, 다이나믹 랜덤 액세스 메모리(DRAM), 비활성 메모리 등의 많은 형태의 메모리 셀에 이용될 수 있다. 또한, 다른 실시예에서, 스위치된 비트선 로드 풀업 트랜지스터가 접지된 게이트를 갖춘 P-채널 트랜지스터와 같은 전도성 장치로 계속해서 대체될 수 있다. 이러한 대체는 속도 및 전력 면에서의 성능 저하를 일으킬 수도 있다. 반면, 스위치된 풀업 트랜지스터가 적절하다면, 성능 저하는 소정의 에플레케이션에서 허용될 수 있다. 따라서, 본 발명의 범주 내에서의 본 발명의 많은 변형은 첨부된 클레임에 의해서만 한정된다.

Claims (3)

  1. 메모리 장치(100)에 있어서,
    각 메모리 셀이 워드선(WL) 및 비트선쌍(BL,)과 결합된 다수의 메모리 셀(206, 208)과,
    상기 비트선쌍과 결합되어 제 1 제어 신호에 응답하여 소정의 전압까지 비트선쌍을 충전하는 비트선 로드(210)와,
    메모리 장치의 판독 사이클중 비트선쌍과 출력 회로(120)를 선택적으로 결합시키는 판독 데이터 선쌍(RDATA,) 및,
    상기 판독 데이터 선쌍과 결합되며 제 2 제어 신호에 응답하는 프리차지 회로(252)를 포함하며,
    비트선쌍과 결합된 메모리 셀로의 이후의 액세스시, 판독 데이터 선쌍은 비트선쌍과 결합되며, 제 1 및 제 2 제어 신호가 거의 동시에 제공되어 비트선쌍을 소정의 전압까지 재충전하는 메모리 장치.
  2. 메모리 장치에 있어서,
    비트선쌍(BL,)과 결합된 다수의 메모리 셀을 갖는 메모리 셀 어레이(112)와,
    각 비트선쌍과 결합되어 메모리 셀로의 액세스 후 비트선쌍을 소정의 전압까지 재충전하는 다수의 비트선 로드(118) 및,
    비트선쌍과 입/출력 회로(120)를 선택적으로 결합시키는 데이터 선쌍(RDATA,)을 포함하며,
    다수의 메모리 셀중 하나와의 이후의 액세스시, 비트선쌍은 데이터 선쌍과 결합되어 비트선쌍의 소정의 전압까지의 재충전을 돕는 메모리 장치.
  3. 워드선(WL,) 및 각각이 대응하는 비트선 로드(210)를 갖는 비트선쌍(BL,)과 결합된 다수의 메모리 셀(206, 208)을 포함하며, 상기 소정 수의 비트선쌍이 판독 데이터 선쌍(RDATA,)과 선택적으로 결합되며, 상기 판독 데이터 선쌍은 이와 결합된 프리차지 및 등화 회로(252)를 포함한 메모리 장치에서 소정 수의 비트선쌍중 하나의 비트선쌍을 기입 회복하는 방법에 있어서,
    판독 데이터 선쌍을 소정 수의 비트선쌍중 하나의 비트선쌍과 결합시키는 단계와,
    프리차지 및 등화 회로(252)를 활성화시켜서 비트선 로드(210)와 프리차지 및 등화 회로(252)가 거의 동시에 활성 상태로 되어 비트선쌍 및 판독 데이터 선쌍의 전압을 소정의 전압까지 회복하도록 하는 단계를 포함하는 기입 회복 방법.
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