JPS5833635B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5833635B2 JPS5833635B2 JP54169067A JP16906779A JPS5833635B2 JP S5833635 B2 JPS5833635 B2 JP S5833635B2 JP 54169067 A JP54169067 A JP 54169067A JP 16906779 A JP16906779 A JP 16906779A JP S5833635 B2 JPS5833635 B2 JP S5833635B2
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- JP
- Japan
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- transistor
- data bus
- potential
- sense amplifier
- gate
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置特に静止型記憶装置のパスラ
インの結合ノイズ防止回路に関する。
インの結合ノイズ防止回路に関する。
静止型半導体メモリはフリップフロップからなるメモリ
セルを複数のワード線とビット線対の各交点へ接続し、
それにフード、ビット各デコーダ、年よびセンスアンプ
などを配設してなる。
セルを複数のワード線とビット線対の各交点へ接続し、
それにフード、ビット各デコーダ、年よびセンスアンプ
などを配設してなる。
第1図はその一部を示し、Wl 、W2・・・・・・は
ワード線、B11 p B12は一対のビット線、MC
119MC2,・・・・・・はこれらのワード線とビッ
ト線の交点に接続されたメモリセルである。
ワード線、B11 p B12は一対のビット線、MC
119MC2,・・・・・・はこれらのワード線とビッ
ト線の交点に接続されたメモリセルである。
ビット線対B11.B12は一方では抵抗として動作す
る負荷トランジスタQll t Q、12を介して電源
■。
る負荷トランジスタQll t Q、12を介して電源
■。
。へ接続され、他方はコラム(ビット線)選択用のトラ
ンスファゲートを構成するトランジスタQ1a 、G1
4を介してセンスアンプSAへ接続される。
ンスファゲートを構成するトランジスタQ1a 、G1
4を介してセンスアンプSAへ接続される。
パワーダウンを図ったスタティックメモリではトランス
ファゲートQ13 t G14およびセンスアンプSA
の回路は第2図に示す如く構成される。
ファゲートQ13 t G14およびセンスアンプSA
の回路は第2図に示す如く構成される。
即ちコラムデコーダはコラムアドレス人力CAIを受け
るノアゲートNG1 と負荷トランジスタQ21との間
に、チップセレクト信号から導出した信号C82で開閉
されるトランジスタQ22を挿入し、チップが選択され
ない状態ではトランジスタQ2□がオフでノアゲー)N
G1は電源を断たれ、電力消費しないようになっている
。
るノアゲートNG1 と負荷トランジスタQ21との間
に、チップセレクト信号から導出した信号C82で開閉
されるトランジスタQ22を挿入し、チップが選択され
ない状態ではトランジスタQ2□がオフでノアゲー)N
G1は電源を断たれ、電力消費しないようになっている
。
またセンスアンプSAにも信号C82で開閉されるトラ
ンジスタQ23が共通ドレイン定電流源として設けられ
、チップ非選択時にはセンスアンプSAがオフ状態にな
るようになっている。
ンジスタQ23が共通ドレイン定電流源として設けられ
、チップ非選択時にはセンスアンプSAがオフ状態にな
るようになっている。
なおりB 、DB2はデ−タバスで、図示しないがG1
3 t G14と同様なトランスファゲートを介して他
のビット線対とも接続される。
3 t G14と同様なトランスファゲートを介して他
のビット線対とも接続される。
G24 、G25は電源とデータバスとの間に接続され
て、データバスに電位を与えて該バスがフローティング
状態にならないようにするトランジスタである。
て、データバスに電位を与えて該バスがフローティング
状態にならないようにするトランジスタである。
SD、SDBは一対の出力またはバスを示す。
このメモリ回路でチップセレクト状態では、信号C82
がH(ハイ)レベル、トランジスタQ2□はオンである
。
がH(ハイ)レベル、トランジスタQ2□はオンである
。
そしてメモリのこの図示コラムが選択されるならノアゲ
ー)NG1はオフ、非選択ならオンであり、ノアゲート
NG1がオフならトランジスタQ13 p G14は負
荷トランジスタQ21を通して電源VccのHレベル電
圧を受けてオン、従ってワード線により選択されたメモ
リセルの記憶内容によってH,L(ロー)レベルとなる
ビット線B11 t B12の電位がデータバスDB1
、DB2に伝えられ、センスアンプSAで増幅されて
バスSD、SDBへ出力される。
ー)NG1はオフ、非選択ならオンであり、ノアゲート
NG1がオフならトランジスタQ13 p G14は負
荷トランジスタQ21を通して電源VccのHレベル電
圧を受けてオン、従ってワード線により選択されたメモ
リセルの記憶内容によってH,L(ロー)レベルとなる
ビット線B11 t B12の電位がデータバスDB1
、DB2に伝えられ、センスアンプSAで増幅されて
バスSD、SDBへ出力される。
このコラムが非選択ならノアゲートNG1はオン、従っ
てトランジスタQ1s t G14はそのゲートをグラ
ンドへ落されてオフ、従ってビット線Bll t Bl
□とデータバスDB1 、DB2との接続は断たれる。
てトランジスタQ1s t G14はそのゲートをグラ
ンドへ落されてオフ、従ってビット線Bll t Bl
□とデータバスDB1 、DB2との接続は断たれる。
ところでこのメモリの使用中に図示のメモリセルを含む
チップがスタンバイになった状態を考えてみる。
チップがスタンバイになった状態を考えてみる。
トランジスタQ13 j Q14のゲートとソース・ド
レイン間にはオーバラップによる静電容量Cがあり、こ
の容量CはトランジスタQ1s t Q14のゲート電
位がLつまりチップ選択かつコラム非選択時にはデータ
バスDB1 、DB2の電位に充電されている。
レイン間にはオーバラップによる静電容量Cがあり、こ
の容量CはトランジスタQ1s t Q14のゲート電
位がLつまりチップ選択かつコラム非選択時にはデータ
バスDB1 、DB2の電位に充電されている。
この状態でチップ非選択(スタンバイ)になると信号C
82はし、トランジスタQ22はオフ、になるからトラ
ンジスタQta t Q14のゲート電位はHレベルに
上昇する。
82はし、トランジスタQ22はオフ、になるからトラ
ンジスタQta t Q14のゲート電位はHレベルに
上昇する。
これはトランジスタQ13 j Q14をオンにするだ
けでなく、ブートストラップ動作を生じ、電源、トラン
ジスタQ21、充電されている容量Cの経路でデータバ
スDB1.DB2を充電し、このためデータバスDB、
、DB20レベルはトランジスタQ13゜Q14による
Vth1段落ち以上に上昇してしまう。
けでなく、ブートストラップ動作を生じ、電源、トラン
ジスタQ21、充電されている容量Cの経路でデータバ
スDB1.DB2を充電し、このためデータバスDB、
、DB20レベルはトランジスタQ13゜Q14による
Vth1段落ち以上に上昇してしまう。
従来のメモリではこのデータバス過充電に対する放電回
路はないのでデータバスの超Hレベル状態は持続するこ
とになる。
路はないのでデータバスの超Hレベル状態は持続するこ
とになる。
データバスDB1 、DB2の過充電はセンスアンプ側
からも行なわれる。
からも行なわれる。
即ちセンスアンプSAを構成するトランジスタQ26
j Q27のゲートとソース・ドレイン間にもオーバー
ラツプ容量Cがあり、信号C82がHでトランジスタQ
23がオン、つまりセンスアンプSAが動作していると
きに容量Cは、データバスDB1 、DB2と、ノード
NつまりトランジスタQ26 t Q2□の共通ドレイ
ン接続点の電位との差により充電されている。
j Q27のゲートとソース・ドレイン間にもオーバー
ラツプ容量Cがあり、信号C82がHでトランジスタQ
23がオン、つまりセンスアンプSAが動作していると
きに容量Cは、データバスDB1 、DB2と、ノード
NつまりトランジスタQ26 t Q2□の共通ドレイ
ン接続点の電位との差により充電されている。
これがチップ非選択になるとトランジスタQ23はオフ
になり、ノードNの電位は負荷トランジスタQ28 y
Q29、ドライバトランジスタQ26 、Q27によ
り電源電位へ吊り上げられ、容量Cの充電電荷によりデ
ータバスDB1 、DB2の過充電が行なかれる。
になり、ノードNの電位は負荷トランジスタQ28 y
Q29、ドライバトランジスタQ26 、Q27によ
り電源電位へ吊り上げられ、容量Cの充電電荷によりデ
ータバスDB1 、DB2の過充電が行なかれる。
データバスの電位が上り過ぎていると、チップ選択およ
びコラム選択がなされたときセンスアン7’SAはまず
以前のデータの差を読んでしまい、チップセレクトから
のアクセスがアドレスからのアクセスに対しておくれで
しまう恐れがある。
びコラム選択がなされたときセンスアン7’SAはまず
以前のデータの差を読んでしまい、チップセレクトから
のアクセスがアドレスからのアクセスに対しておくれで
しまう恐れがある。
本発明はかSる点を解決しようとするもので、その特徴
は一端がトランスファゲートを介してビット線へ接続さ
れ、他端がセンスアンプへ接続されるデータバスへ、ビ
ット線が非選択になるとき、前記トランスファゲート及
び又はセンスアンプがオフになる前に作動してデータバ
ス電位を所定電位にクランプする結合ノイズ防止回路を
接続してなることにある。
は一端がトランスファゲートを介してビット線へ接続さ
れ、他端がセンスアンプへ接続されるデータバスへ、ビ
ット線が非選択になるとき、前記トランスファゲート及
び又はセンスアンプがオフになる前に作動してデータバ
ス電位を所定電位にクランプする結合ノイズ防止回路を
接続してなることにある。
第2図でこれを説明するとトランジスタQ31〜Q35
からなる回路GNPが、データバスDB1 。
からなる回路GNPが、データバスDB1 。
DB2の結合ノイズ防止回路である。
これらのトランジスタのうち、Q31 t Q32はデ
ータバスDB、。
ータバスDB、。
DB2の電荷をグランドへ放電させて電位異常上昇を防
ぐトランジスタ、Q35はビット線DB1 とDB2を
短絡して両ビット線が同電位になるようにするトランジ
スタである。
ぐトランジスタ、Q35はビット線DB1 とDB2を
短絡して両ビット線が同電位になるようにするトランジ
スタである。
これらのトランジスタは、チップセレクト信号C8から
作られる信号C81でオンオフされる。
作られる信号C81でオンオフされる。
第3図は信号C8゜C81、C82の位相関係を示す。
信号C8が選択SELのときは信号C82はH,C8,
はLであり、結合ノイズ防止回路CNPは不動作である
。
はLであり、結合ノイズ防止回路CNPは不動作である
。
信号C8が選択SELから非選択即ちスタンバイSTB
になると、信号C8,が立上ってトランジスタQ31.
Q3□、Q35をオンにし、データバスDB1 、DB
2を等しい所定電圧に抑える。
になると、信号C8,が立上ってトランジスタQ31.
Q3□、Q35をオンにし、データバスDB1 、DB
2を等しい所定電圧に抑える。
信号C82はその後立下り、従ってこのタイミングによ
ればデータバスの異常電位上昇そのものが抑えられる。
ればデータバスの異常電位上昇そのものが抑えられる。
データバスは電位が異常上昇するだけとは限らず場合に
よっては異常に低下することもある。
よっては異常に低下することもある。
トランジスタQ33 t Q34はこれに対処するもの
で、トランジスタQ31 、Q3□と共に電源Vccの
電圧を分割し、データバスDB1.DB、、、のスタン
ドバイ時の電圧をVcc −Vt h に抑える役割
を果たす。
で、トランジスタQ31 、Q3□と共に電源Vccの
電圧を分割し、データバスDB1.DB、、、のスタン
ドバイ時の電圧をVcc −Vt h に抑える役割
を果たす。
第4図は他の構成のメモリの例を示す。
このメモリではビット線対は各2対が1組とされ、各々
にプリアンプPAが配設される。
にプリアンプPAが配設される。
CDはコラムデコーダであってコラムアドレス人力CA
Iが入るノアゲートNG2を備え、選択状態でノアゲー
トNG2の出力はH、インバータ■1の出力はL1イン
バータ■2の出力はHとなり、コラムプリアンプPAは
そのトランジスタQ50がオンとなることにより作動状
態になる。
Iが入るノアゲートNG2を備え、選択状態でノアゲー
トNG2の出力はH、インバータ■1の出力はL1イン
バータ■2の出力はHとなり、コラムプリアンプPAは
そのトランジスタQ50がオンとなることにより作動状
態になる。
ビット線対BllとB1□およびB 2’lとB22へ
はそれぞれトランスファゲートQ41とQ42およびQ
43とQ44が挿入され、これらはコラムアドレス人力
CAIの最下位ビットAとその反転信号Aによりオンオ
フされ、例えば最下位ビットAが′1″ならQ41 t
Q42がオンになってビット線対B11 t B12
が副データバスDB3゜DB4へ接続され、最下位ビッ
トAがO″ならG43 j G44がオンになってビッ
ト線対B2□、B22が副データバスDB3 、DB4
へ接続される。
はそれぞれトランスファゲートQ41とQ42およびQ
43とQ44が挿入され、これらはコラムアドレス人力
CAIの最下位ビットAとその反転信号Aによりオンオ
フされ、例えば最下位ビットAが′1″ならQ41 t
Q42がオンになってビット線対B11 t B12
が副データバスDB3゜DB4へ接続され、最下位ビッ
トAがO″ならG43 j G44がオンになってビッ
ト線対B2□、B22が副データバスDB3 、DB4
へ接続される。
このようなメモリにおいても非選択になるとトランジス
タQ50はオフになり、ノードMの電位は負荷トランジ
スタQ49により電源Vccへ吊り上げられ、選択中に
充電されていたトランジスタQ47Q48のゲートとソ
ース・ドレイン間の容量CはデータバスDB1.DB2
の電位を上昇させる。
タQ50はオフになり、ノードMの電位は負荷トランジ
スタQ49により電源Vccへ吊り上げられ、選択中に
充電されていたトランジスタQ47Q48のゲートとソ
ース・ドレイン間の容量CはデータバスDB1.DB2
の電位を上昇させる。
副データバスDB3 、DB4とグランドとの間に挿入
したトランジスタQ45 、G46およびコラムデコー
ダCDの出力端に設けた2つのインバータ■1゜■、は
この電位上昇を抑えるものである。
したトランジスタQ45 、G46およびコラムデコー
ダCDの出力端に設けた2つのインバータ■1゜■、は
この電位上昇を抑えるものである。
即ちプリアンプのトランジスタQ500制御信号はコラ
ムデコーダCDのノアゲー)NG1から直接とってもよ
いが、インバータ2段をおいて遅延をとり、その初段の
インバータでトランジスタQ45 x G46をオンオ
フする。
ムデコーダCDのノアゲー)NG1から直接とってもよ
いが、インバータ2段をおいて遅延をとり、その初段の
インバータでトランジスタQ45 x G46をオンオ
フする。
このようにすると選択から非選択になるときは先ずトラ
ンジスタQ45 t G46がオンとなって副データバ
スDB3 、DB4をトランジスタQ、1.Q1□とト
ランジスタQ45 j G46で電源Vccの電圧を分
割した電圧に抑え、続いてトランジスタQ50がオンに
なり、このとき被充電容量Cによる副データバスの電位
突き上げがあるが、これは既にオンになっているトラン
ジスタQ45゜G46により阻止される。
ンジスタQ45 t G46がオンとなって副データバ
スDB3 、DB4をトランジスタQ、1.Q1□とト
ランジスタQ45 j G46で電源Vccの電圧を分
割した電圧に抑え、続いてトランジスタQ50がオンに
なり、このとき被充電容量Cによる副データバスの電位
突き上げがあるが、これは既にオンになっているトラン
ジスタQ45゜G46により阻止される。
以上説明したように本発明によればメモリチップが選択
から非選択になるとき、データバスに接続されたトラン
ジスタのゲート容量による結合ノイズつまりデータバス
の過充電を阻止する回路を設けたので、チップ非選択か
ら選択へ移行するときのアクセスタイムの増大を阻止す
ることができ、甚だ有効である。
から非選択になるとき、データバスに接続されたトラン
ジスタのゲート容量による結合ノイズつまりデータバス
の過充電を阻止する回路を設けたので、チップ非選択か
ら選択へ移行するときのアクセスタイムの増大を阻止す
ることができ、甚だ有効である。
また結合ノイズ防止回路は非選択への移行時に先ず作動
するのでデータバスの過充電そのものが抑えられ、チッ
プ選択、非選択が頻敏に繰り返されるような場合によく
対処できる。
するのでデータバスの過充電そのものが抑えられ、チッ
プ選択、非選択が頻敏に繰り返されるような場合によく
対処できる。
第1図はメモリのメモリセル部の概略回路図、第2図は
データバス部の回路図で本発明の実施例を示す。 第3図は信号のタイミングの説明図、第4図は本発明の
他の実施例を示す回路図である。 図面でG13 j G14 j Q41〜Q44はトラ
ンスファゲート、B11.B1□、B21.B22はビ
ット線、SAはセンスアンプ、DBl 、DB2はデー
タバス、CNPは結合ノイズ防止回路である。
データバス部の回路図で本発明の実施例を示す。 第3図は信号のタイミングの説明図、第4図は本発明の
他の実施例を示す回路図である。 図面でG13 j G14 j Q41〜Q44はトラ
ンスファゲート、B11.B1□、B21.B22はビ
ット線、SAはセンスアンプ、DBl 、DB2はデー
タバス、CNPは結合ノイズ防止回路である。
Claims (1)
- 1一端がトランスファゲートを介してビット線へ接続さ
れ、他端がセンスアンプへ接続されるデータバスへ、ビ
ット線が非選択になるとき、前記トランスファゲート及
び又はセンスアンプがオフになる前に作動してデータバ
ス電位を所定電位にクランプする結合ノイズ防止回路を
接続してなることを特徴とする静止型半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54169067A JPS5833635B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体記憶装置 |
IE2707/80A IE53046B1 (en) | 1979-12-25 | 1980-12-22 | A semiconductor memory having a power-down function |
EP80304698A EP0031715B1 (en) | 1979-12-25 | 1980-12-23 | A semiconductor memory having a power-down function |
DE8080304698T DE3072039D1 (en) | 1979-12-25 | 1980-12-23 | A semiconductor memory having a power-down function |
US06/219,949 US4420823A (en) | 1979-12-25 | 1980-12-24 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54169067A JPS5833635B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5693175A JPS5693175A (en) | 1981-07-28 |
JPS5833635B2 true JPS5833635B2 (ja) | 1983-07-21 |
Family
ID=15879710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54169067A Expired JPS5833635B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4420823A (ja) |
EP (1) | EP0031715B1 (ja) |
JP (1) | JPS5833635B2 (ja) |
DE (1) | DE3072039D1 (ja) |
IE (1) | IE53046B1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS57167197A (en) * | 1981-04-07 | 1982-10-14 | Nec Corp | Memory circuit |
JPS58218096A (ja) * | 1982-06-14 | 1983-12-19 | Nec Corp | 半導体記憶装置 |
JPS5930284A (ja) * | 1982-08-13 | 1984-02-17 | Nec Corp | チツプセレクト制御回路 |
JPS59172762A (ja) * | 1983-03-22 | 1984-09-29 | Toshiba Corp | 半導体記憶装置 |
JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
US4644196A (en) * | 1985-01-28 | 1987-02-17 | Motorola, Inc. | Tri-state differential amplifier |
JPH0289292A (ja) * | 1988-09-26 | 1990-03-29 | Toshiba Corp | 半導体メモリ |
JP2550743B2 (ja) * | 1990-03-27 | 1996-11-06 | 日本電気株式会社 | 半導体メモリ回路 |
EP0460619B1 (en) * | 1990-06-04 | 1996-05-01 | Nec Corporation | Semiconductor memory device |
JPH06215578A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 半導体記憶装置 |
JP3817550B2 (ja) * | 2001-07-27 | 2006-09-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 外部early/late入力端子を有するクロック・データ・リカバリ・システム |
US8553472B2 (en) | 2011-12-05 | 2013-10-08 | Apple Inc. | Memory with a shared I/O including an output data latch having an integrated clamp |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3189877A (en) * | 1961-08-28 | 1965-06-15 | Ibm | Electronic memory without compensated read signal |
US3953839A (en) * | 1975-04-10 | 1976-04-27 | International Business Machines Corporation | Bit circuitry for enhance-deplete ram |
US3978459A (en) * | 1975-04-21 | 1976-08-31 | Intel Corporation | High density mos memory array |
JPS51142930A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Semiconductor memory devices |
US4123799A (en) * | 1977-09-19 | 1978-10-31 | Motorola, Inc. | High speed IFGET sense amplifier/latch |
JPS5827915B2 (ja) * | 1978-07-28 | 1983-06-13 | 富士通株式会社 | リセット回路 |
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-
1979
- 1979-12-25 JP JP54169067A patent/JPS5833635B2/ja not_active Expired
-
1980
- 1980-12-22 IE IE2707/80A patent/IE53046B1/en not_active IP Right Cessation
- 1980-12-23 EP EP80304698A patent/EP0031715B1/en not_active Expired
- 1980-12-23 DE DE8080304698T patent/DE3072039D1/de not_active Expired
- 1980-12-24 US US06/219,949 patent/US4420823A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
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