JP2001320273A - 遅延同期ループ回路及び遅延同期方法 - Google Patents

遅延同期ループ回路及び遅延同期方法

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JP2001320273A JP2001080892A JP2001080892A JP2001320273A JP 2001320273 A JP2001320273 A JP 2001320273A JP 2001080892 A JP2001080892 A JP 2001080892A JP 2001080892 A JP2001080892 A JP 2001080892A JP 2001320273 A JP2001320273 A JP 2001320273A
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Abstract

(57)【要約】 【課題】クロック信号のデューティサイクルを補正する
遅延同期ループ回路及び遅延同期方法を提供する。 【解決手段】遅延同期ループ回路は外部クロック信号の
デューティサイクルを補正するデューティサイクル補正
器に連結される。第１遅延同期回路はデューティサイク
ル補正器の出力信号及びフィードバッククロック信号に
応答して外部クロック信号を第１所定時間だけ遅延させ
て第１クロック信号を発生する。第２遅延同期回路はデ
ューティサイクル補正器の出力信号の反転信号とフィー
ドバッククロック信号の反転信号に応答して外部クロッ
ク信号を第２所定時間だけ遅延させて第２クロック信号
を発生する。波形混合器は第１クロック信号の立上りエ
ッジと第２クロック信号の立下りエッジに同期される内
部クロック信号を発生する。補償遅延器は前記内部クロ
ック信号を第３所定時間だけ遅延させてフィードバック
クロック信号を発生する。これによって、内部クロック
信号のジッタが減少される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にクロック信号のデューティサイクルを補正する遅延
同期ループ回路及び遅延同期方法に関する。
【０００２】
【従来の技術】遅延同期ループ回路は半導体装置に入力
される外部クロック信号に対して所定時間だけ先行する
内部クロック信号を発生して前記半導体装置の内部回路
に提供する。遅延同期ループ回路にはデューティサイク
ル補正器が連結される。一般に、デューティサイクル補
正器は外部クロック信号のデューティサイクルが５０%
より長いか短い時にこれを５０%に補正して前記遅延同
期ループ回路に提供する。
【０００３】図１は従来の遅延同期ループ回路及びデュ
ーティサイクル補正器のブロック図である。図１を参照
すれば、デューティサイクル補正器１１１と遅延同期ル
ープ回路１２１は直列に連結される。デューティサイク
ル補正器１１１は外部クロック信号Clk_extのデューテ
ィサイクルを補正し、遅延同期ループ回路１２１はデュ
ーティサイクルの補正された外部クロック信号Clk_dcc
を入力して内部クロック信号Clk_intを発生する。デュ
ーティサイクル補正器１１１により補正された外部クロ
ック信号Clk_dccには図２に示されたようなジッタ(jitt
er)t１、すなわち、位相ノイズが含まれる。また、遅延
同期ループ回路１２１もそれ自体がジッタを発生させ
る。したがって、内部クロック信号Clk_intには、図２
に示されたように、デューティサイクル補正器１１１で
発生したジッタt１と遅延同期ループ回路１２１で発生
したジッタとが合成されたさらに大きなジッタt２が含
まれる。
【０００４】一方、遅延同期ループ回路１２１の後にデ
ューティサイクル補正器１１１を連結して使用しても、
遅延同期ループ回路１２１の前後にデューティサイクル
補正器１１１を使用しても、同様に、最終的に出力され
る内部クロック信号Clk_intには大きなジッタが含まれ
る。大きなジッタが含まれた内部クロック信号Clk_int
によってデューティサイクル補正器１１１と遅延同期ル
ープ回路１２１とを具備する半導体装置は誤動作を起こ
す恐れがある。したがって、半導体装置の内部クロック
信号Clk_intによる誤動作を防止するためには、内部ク
ロック信号Clk_intに含まれるジッタを減少させるべき
である。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、ジッタの小さな内部クロック信号を
発生する遅延同期ループ回路を提供することである。
【０００６】本発明が解決しようとする他の技術的課題
は、ジッタの小さな内部クロック信号を発生する遅延同
期ループ回路を具備する半導体メモリ装置を提供するこ
とである。
【０００７】本発明が解決しようとするさらに他の技術
的課題は、半導体装置に提供される内部クロック信号に
含まれるジッタを減少させるための遅延同期方法を提供
することである。
【０００８】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、第１遅延同期回路、第２遅延同期回
路及び波形混合器を具備する。
【０００９】遅延同期ループ回路は外部クロック信号の
デューティサイクルを補正するデューティサイクル補正
器に連結される。
【００１０】第１遅延同期回路はデューティサイクル補
正器の出力信号及びフィードバッククロック信号に応答
して外部クロック信号を第１所定時間だけ遅延させて第
１クロック信号を発生する。
【００１１】第２遅延同期回路はデューティサイクル補
正器の出力信号の反転信号とフィードバッククロック信
号の反転信号に応答して外部クロック信号を第２所定時
間だけ遅延させて第２クロック信号を発生する。
【００１２】波形混合器は第１クロック信号のエッジと
第２クロック信号のエッジに同期させた内部クロック信
号を発生する。
【００１３】望ましくは、前記遅延同期ループ回路は補
償遅延器をさらに備え、前記補償遅延器は前記内部クロ
ック信号を第３所定時間だけ遅延させて前記フィードバ
ッククロック信号を発生する。
【００１４】前記内部クロック信号の立上りエッジは前
記第１クロック信号の立上りエッジに同期させられ、前
記内部クロック信号の立下りエッジは前記第２クロック
信号の立下りエッジに同期させられる。
【００１５】前記フィードバッククロック信号の立上り
エッジが前記デューティサイクル補正器の出力信号の立
上りエッジに同期するまで前記第１所定時間は調整さ
れ、前記フィードバッククロック信号の反転信号の立上
りエッジが前記デューティサイクル補正器の出力信号の
反転信号の立上りエッジに同期するまで前記第２所定時
間は調整される。
【００１６】前記他の技術的課題を達成するために本発
明は、外部データを入力する入力受信器、入力されるデ
ータを貯蔵するメモリセルアレイ、前記入力受信器と前
記メモリセルアレイをインターフェーシングするインタ
ーフェースロジック、外部クロック信号のデューティサ
イクルを補正するデューティサイクル補正器、及び前記
デューティサイクル補正器の出力信号と前記外部クロッ
ク信号とを入力して前記入力受信器にジッタの少ない内
部クロック信号を発生して提供する遅延同期ループ回路
を具備し、前記遅延同期ループ回路は、前記デューティ
サイクル補正器の出力信号及びフィードバッククロック
信号に応答して前記外部クロック信号を第１所定時間だ
け遅延させて第１クロック信号を発生する第１遅延同期
回路、前記デューティサイクル補正器の出力信号の反転
信号と前記フィードバッククロック信号の反転信号に応
答して前記外部クロック信号を第２所定時間遅延させて
第２クロック信号を発生する第２遅延同期回路、及び前
記第１クロック信号のエッジと前記第２クロック信号の
エッジに同期させた内部クロック信号を発生する波形混
合器を具備する半導体メモリ装置を提供する。
【００１７】望ましくは、前記遅延同期ループ回路は補
償遅延器をさらに備え、前記補償遅延器は前記内部クロ
ック信号を第３所定時間だけ遅延させて前記フィードバ
ッククロック信号を発生する。
【００１８】前記内部クロック信号の立上りエッジは前
記第１クロック信号の立上りエッジに同期させられ、前
記内部クロック信号の立下りエッジは前記第２クロック
信号の立下りエッジに同期させられる。
【００１９】前記第１遅延同期回路は前記フィードバッ
ククロック信号の立上りエッジが前記デューティサイク
ル補正器の出力信号の立上りエッジに同期するまで前記
第１所定時間を調整し、前記第２遅延同期回路は前記フ
ィードバッククロック信号の反転信号の立上りエッジが
前記デューティサイクル補正器の出力信号の反転信号の
立上りエッジに同期するまで前記第２所定時間を調整す
る。
【００２０】前記さらに他の技術的課題を達成するため
に本発明は、遅延同期方法において、外部クロック信号
のデューティサイクルを補正する段階、前記デューティ
サイクルの補正されたクロック信号の位相とフィードバ
ッククロック信号の位相とを比較してその結果に応答し
て前記外部クロック信号を第１所定時間だけ遅延させて
第１クロック信号を発生する段階、前記デューティサイ
クルの補正されたクロック信号と前記フィードバックク
ロック信号とを反転させる段階、前記デューティサイク
ルの補正されたクロック信号の反転信号の位相と前記フ
ィードバッククロック信号の反転信号の位相とを比較し
てその結果に応答して前記外部クロック信号を第２所定
時間だけ遅延させて第２クロック信号を発生する段階、
及び前記第１クロック信号のエッジと前記第２クロック
信号のエッジに同期させた内部クロック信号を発生する
段階を具備する遅延同期方法を提供する。
【００２１】望ましくは、前記遅延同期方法は前記内部
クロック信号を第３所定時間だけ遅延させて前記フィー
ドバッククロック信号を発生する段階をさらに備える。
【００２２】前記内部クロックを発生する段階は、前記
内部クロック信号の立上りエッジを前記第１クロック信
号の立上りエッジに同期させ、前記内部クロック信号の
立下りエッジを前記第２クロック信号の立下りエッジに
同期させる段階を具備する。
【００２３】前記第１クロック信号を発生する段階は、
前記フィードバッククロック信号の立上りエッジが前記
デューティサイクルの補正されたクロック信号の立上り
エッジに同期するまで前記第１所定時間を調整する段階
を具備する。
【００２４】前記第２クロック信号を発生する段階は前
記フィードバッククロック信号の反転信号の立上りエッ
ジが前記デューティサイクルの補正されたクロック信号
の反転信号の立上りエッジに同期するまで前記第２所定
時間を調整する段階を具備する。
【００２５】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施形態を例示する添付
図面及びその内容を参照しなければならない。
【００２６】以下、添付した図面に基づいて本発明の望
ましい実施形態を説明することによって、本発明を詳し
く説明する。図面において、同じ部材符号は同じ部材を
示す。
【００２７】図３は本発明の望ましい実施形態に係る遅
延同期ループ回路及びデューティサイクル補正器のブロ
ック図である。
【００２８】図３を参照すれば、遅延同期ループ回路３
２１は第１遅延同期回路３３１、第２遅延同期回路３３
２、波形混合器３５１、補償遅延器３４１及びインバー
タ３６１、３６２を具備する。
【００２９】デューティサイクル補正器３１１は外部ク
ロック信号Clk_extのデューティサイクルが５０%より短
いか長い時にこれを５０%に補正して出力信号Clk_dccを
発生する。外部クロック信号Clk_extのデューティサイ
クルが５０%より短いということは外部クロック信号Clk
_extのハイ電圧区間がロー電圧区間より短いということ
を示し、外部クロック信号Clk_extのデューティサイク
ルが５０%より長いということは外部クロック信号のハ
イ電圧区間がロー電圧区間より長いということを示す。
【００３０】遅延同期ループ回路３２１は外部クロック
信号Clk_extとデューティサイクル補正器３１１の出力
信号Clk_dccとフィードバッククロック信号Clk_fbを入
力して内部クロック信号Clk_intを発生する。第１遅延
同期回路３３１と第２遅延同期回路３３２は並列に連結
されており、第１及び第２遅延同期回路３３１、３３２
によって外部クロック信号Clk_extのデューティサイク
ルが補正される。すなわち、外部クロック信号Clk_ext
のデューティサイクルが５０%より短いか長い場合、遅
延同期ループ回路３２１はデューティサイクルが５０%
に補正された内部クロック信号Clk_intを発生する。
【００３１】外部クロック信号Clk_extのデューティサ
イクルが５０%の時、第１遅延同期回路３３１から出力
される第１クロック信号Clk_rのデューティサイクルと
第２遅延同期回路３３２から出力される第２クロック信
号Clk_fのデューティサイクルは５０%であり、その位相
は相等しい。外部クロック信号Clk_extのデューティサ
イクルが５０%より短い時は、第１クロック信号Clk_rの
デューティサイクルと第２クロック信号Clk_fのデュー
ティサイクルは５０%より短く、第１クロック信号Clk_r
の位相が第２クロック信号Clk_fの位相より先行する。
外部クロック信号Clk_extのデューティサイクルが５０%
より長い時は、第１クロック信号Clk_rのデューティサ
イクルと第２クロック信号Clk_fのデューティサイクル
は５０%より長く、第１クロック信号Clk_rの位相が第２
クロック信号Clk_fの位相より遅れる。
【００３２】第１遅延同期回路３３１は、外部クロック
信号Clk_ext、デューティサイクル補正器３１１の出力
信号Clk_dcc及びフィードバッククロック信号Clk_fbを
入力して第１クロック信号Clk_rを発生する。第１クロ
ック信号Clk_rは、外部クロック信号Clk_extを第１所定
時間(図７Ａ及び図７Ｂのd１)だけ遅延させた信号であ
る。第１遅延同期回路３３１はフィードバッククロック
信号Clk_fbの立上りエッジ(rising edge)をデューティ
サイクル補正器３１１の出力信号Clk_dccの立上りエッ
ジに同期させる。この過程で前記第１所定時間(図７Ａ
及び図７Ｂのd１)はフィードバッククロック信号Clk_fb
の立上りエッジがデューティサイクル補正器３１１の出
力信号Clk_dccの立上りエッジに同期するまで調整され
る。すなわち、図７Ａ及び図７Ｂに示されたように第１
クロック信号Clk_rはデューティサイクル補正器３１１
の出力信号Clk_dccとフィードバッククロック信号Clk_f
bの位相差t２だけさらに遅延される。
【００３３】補償遅延器３４１は内部クロック信号Clk_
intを第２所定時間(図７Ａ及び図７Ｂのd３)だけ遅延さ
せてフィードバッククロック信号Clk_fbを発生する。
【００３４】インバータ３６１、３６２はデューティサ
イクル補正器３１１の出力信号Clk_dcc及びフィードバ
ッククロック信号Clk_fbを反転させて信号Clk_dccb、Cl
k_fbbを出力する。
【００３５】第２遅延同期回路３３２は、外部クロック
信号Clk_ext、デューティサイクル補正器３１１の出力
信号Clk_dccの反転信号Clk-dccb及びフィードバックク
ロック信号Clk_fbの反転信号Clk_fbbを入力して第２ク
ロック信号Clk_fを発生する。第２クロック信号Clk_f
は、外部クロック信号Clk_extを第２所定時間(図７Ａ及
び図７Ｂのd２)だけ遅延させた信号である。第２遅延同
期回路３３２の構造及び動作は第１遅延同期回路３３１
と同一である。したがって、第２遅延同期回路３３２は
フィードバッククロック信号Clk_fbの反転信号Clk-fbb
の立上りエッジをデューティサイクル補正器３１１の出
力信号Clk_dccの反転信号Clk-dccbの立上りエッジに同
期させる。換言すれば、フィードバッククロック信号Cl
k_fbの立下りエッジをデューティサイクル補正器３１１
の出力信号Clk_dccの立下りエッジに同期させる。この
過程で前記第２所定時間(図７Ａ及び図７Ｂのd２)はフ
ィードバッククロック信号Clk_fbの反転信号Clk_fbbの
立上りエッジがデューティサイクル補正器３１１の出力
信号Clk_dccの反転信号Clk_dccbの立上りエッジに同期
するまで調整される。すなわち、第２クロック信号Clk-
fは図７Ａに示された時間t１+t２だけさらに遅延され
る。
【００３６】波形混合器３５１は第１及び第２クロック
信号Clk_r、Clk_fを入力して内部クロック信号Clk_int
を発生する。すなわち、内部クロック信号Clk_intの立
上りエッジは第１クロック信号Clk_rの立上りエッジに
同期し、内部クロック信号Clk_intの立下りエッジは第
２クロック信号Clk_fの立下りエッジに同期する。した
がって、外部クロック信号のデューティサイクルが５０
%より長いか短くても内部クロック信号のデューティサ
イクルは５０%に補正される。
【００３７】前述したように、第１遅延同期回路３３１
と第２遅延同期回路３３２を並列に連結することによっ
て、内部クロック信号Clk_intのデューティサイクルは
遅延同期ループ回路３２１により５０%に補正される。
また、遅延同期ループ回路３２１の信号入力線INに外部
クロック信号Clk_extを入力することによって、遅延同
期ループ回路３２１から出力される内部クロック信号Cl
k_intには遅延同期ループ回路３２１自体が発生するジ
ッタのみが含まれる。すなわち、デューティサイクル補
正器３１１から出力されるクロック信号Clk_dccがジッ
タを含んでいるが、クロック信号Clk_dccは外部クロッ
ク信号Clk_extから第１クロック信号Clk_rあるいは第２
クロック信号Clk_fまでの遅延時間を制御する制御信号
を生成するためにのみ使われるためにクロック信号Clk_
dccに含まれる遅延同期ループ回路３２１のループバン
ド幅より高い周波数のジッタ成分は第１クロック信号Cl
k_rあるいは第２クロック信号Clk_fに影響を与えない。
したがって、内部クロック信号Clk_intのジッタは非常
に小さくなる。
【００３８】以上、デューティサイクル補正器３１１に
遅延同期ループ回路３２１を連結して使用する場合を例
として説明したが、デューティサイクル補正器３１１と
遅延同期ループ回路３２１及び他のデューティサイクル
補正器３１１を順に連結して使用する場合にも上記と類
似した効果が得られる。
【００３９】図４は図３に示された遅延同期ループ回路
３２１の実施例である。図４を参照すれば、第１遅延同
期回路３３１は、第１位相比較器４１１、第１レジスタ
ー４２１及び第１マルチプレクサ４３１を具備し、第２
遅延同期回路３３２は、第２位相比較器４１２、第２レ
ジスター４２２及び第２マルチプレクサ４３２を具備す
る。第１及び第２遅延同期回路３３１、３３２は遅延部
４４１を共有する。第１及び第２遅延同期回路３３１、
３３２はそれぞれの遅延部４４１を具備することもあ
る。
【００４０】第１位相比較器４１１はデューティサイク
ル補正器３１１の出力信号Clk_dccとフィードバックク
ロック信号Clk_fbを入力して該２つの信号Clk_dcc、Clk
_fbの位相を比較し、その位相差を出力する。第１レジ
スター４２１は第１位相比較器４１１から出力される位
相差信号をラッチする。第１レジスター４２１はフリッ
プフロップで構成されうる。第１マルチプレクサ４３１
は第１レジスター４２１の出力に応答して遅延部４４１
から出力される多数個の遅延信号DO１〜Donのうち何れ
か１つを選択して第１クロック信号Clk_rとして出力す
る。すなわち、デューティサイクル補正器３１１の出力
信号Clk_dccの立上りエッジとフィードバッククロック
信号Clk_fbの立上りエッジの位相差が大きければ、第１
マルチプレクサ４３１は外部クロック信号Clk_extを遅
延させた信号のうち遅延時間の大きい信号を第１クロッ
ク信号Clk_rとして出力する。デューティサイクル補正
器３１１の出力信号Clk_dccの立上りエッジとフィード
バッククロック信号Clk_fbの立上りエッジの位相差が小
さければ、第１マルチプレクサ４３１は外部クロック信
号Clk_extを遅延させた信号のうち遅延時間の小さい信
号を第１クロック信号Clk_rとして出力する。
【００４１】遅延部４４１は直列に連結された多数個の
単位遅延器D１〜Dnを具備し、外部クロック信号Clk_ext
を遅延させて多数個の遅延信号DO１〜DOnを出力する。
遅延部４４１の入力端から離れるほど出力信号の遅延時
間は長くなる。
【００４２】第２位相比較器４１２はデューティサイク
ル補正器３１１の出力信号Clk_dccの反転信号Clk-dccb
とフィードバッククロック信号Clk_fbの反転信号Clk-fb
bとを入力して該信号Clk_dccb、Clk_fbbの立上りエッジ
の位相を比較し、その位相差を出力する。結果的に、第
２位相比較器４１２はデューティサイクル補正器３１１
の出力信号Clk_dccの立下りエッジとフィードバックク
ロック信号Clk_fbの立下りエッジとを比較する。第２レ
ジスター４２２は第２位相比較器４１２から出力される
位相差信号をラッチする。第２レジスター４２２はフリ
ップフロップで構成されうる。第２マルチプレクサ４３
２は第２レジスター４２２の出力に応答して遅延部４４
１から出力される多数個の遅延信号DO１〜Donのうち何
れか１つを選択して第２クロック信号Clk_fとして出力
する。デューティサイクル補正器３１１の出力信号Clk_
dccの反転信号Clk_dccbの立上りエッジとフィードバッ
ククロック信号Clk_fbの反転信号Clk_fbbの立上りエッ
ジの位相差が大きければ、第２マルチプレクサ４３２は
外部クロック信号Clk_extを遅延させた信号のうち遅延
時間の大きい信号を第２クロック信号Clk_fとして出力
する。デューティサイクル補正器３１１の出力信号Clk_
dccの反転信号Clk_dccbの立上りエッジとフィードバッ
ククロック信号Clk_fbの反転信号Clk_fbbの立上りエッ
ジの位相差が小さければ、第２マルチプレクサ４３２は
外部クロック信号Clk_extを遅延させた信号のうち遅延
時間の小さい信号を第２クロック信号Clk_fとして出力
する。
【００４３】このように外部クロック信号Clk_extは遅
延部４４１によって１次的に第１所定時間だけ遅延さ
れ、最終的にデューティサイクル補正器３１１の出力信
号Clk_dccの立上りエッジとフィードバッククロック信
号Clk_fbの立上りエッジの位相差だけ遅延部４４１によ
り調整されて第１クロック信号Clk_rとして発生され
る。また、外部クロック信号Clk_extは遅延部４４１に
よって１次的に第２所定時間だけ遅延され、最終的にデ
ューティサイクル補正器３１１の出力信号Clk_dccの反
転信号Clk_dccbの立上りエッジとフィードバッククロッ
ク信号Clk_fbの反転信号Clk_fbbの立上りエッジの位相
差だけ遅延部４４１により調整されて第２クロック信号
Clk_fとして発生される。
【００４４】図５は図４に示された波形混合器３５１の
実施例である。図５を参照すれば、波形混合器３５１は
パルス発生器５１１、５１２とフリップフロップ５４１
を具備する。
【００４５】パルス発生器５１１はインバータチェーン
５２１とANDゲート５３１を具備し、第１クロック信号C
lk_rを入力する。パルス発生器５１１は図６に示された
ように第１クロック信号Clk_rが論理ローから論理ハイ
に遷移される時、パルス信号６１１を発生する。パルス
信号６１１のパルス幅td１はインバータチェーン５２１
を構成するインバータの数によって決定される。すなわ
ち、インバータチェーン５２１を構成するインバータの
数が多ければ、パルス信号６１１のパルス幅td１が大き
くなり、インバータチェーン５２１を構成するインバー
タの数が少なければ、パルス信号６１１のパルス幅td１
が小さくなる。
【００４６】パルス発生器５１２は、インバータ５５
１、インバータチェーン５２２及びANDゲート５３２を
備え、第２クロック信号Clk_fを入力する。パルス発生
器５１２は、図６に示されたように第２クロック信号Cl
k_fが論理ハイから論理ローに遷移される時にパルス信
号６２１を発生する。パルス信号６２１のパルス幅td２
はパルス発生器５１１と同様にインバータチェーン５２
２を構成するインバータの数によって決定される。
【００４７】フリップフロップ５４１はパルス発生器５
１１、５１２の出力を入力して内部クロック信号Clk_in
tを発生する。内部クロック信号Clk_intはパルス発生器
５１１からパルス信号６１１が発生すれば論理ローから
論理ハイに遷移し、パルス発生器５１２からパルス信号
６２１が発生すれば論理ハイから論理ローに遷移する。
フリップフロップ５４１はRSフリップフロップで構成さ
れうる。
【００４８】このように波形混合器は第１クロック信号
Clk_rの立上りエッジと第２クロック信号Clk_fの立下り
エッジとを混合して内部クロック信号Clk_intを発生す
る。
【００４９】図７Ａは外部クロック信号Clk_extのデュ
ーティサイクルが５０%より短い時、５０%に補正される
方法を示す信号のタイミング図である。
【００５０】図７Ａを参照すれば、外部クロック信号Cl
k_extの論理ハイ区間l１が論理ロー区間l２より短く、
デューティサイクル補正器３１１の出力信号Clk_dccの
デューティサイクルは５０%である。すなわち、デュー
ティサイクル補正器３１１の出力信号Clk_dccの論理ハ
イ区間l３と論理ロー区間l３は同一である。第１クロッ
ク信号Clk_rは１次的に第１所定時間d１だけ遅延され、
第２クロック信号Clk_fは第２所定時間d２だけ遅延され
る。第１クロック信号Clk_rの立上りエッジと第２クロ
ック信号Clk_fの立下りエッジに同期して内部クロック
信号Clk_intが発生する。内部クロック信号Clk_intが第
３所定時間d３だけ遅延されてフィードバッククロック
信号Clk_fbとして発生する。第１クロック信号Clk_rは
最終的にフィードバッククロック信号Clk_fbの立上りエ
ッジとデューティサイクル補正器３１１の出力信号Clk_
dccの立上りエッジの位相差だけ遅延されて発生する。
第２クロック信号Clk_fは最終的にデューティサイクル
補正器３１１の出力信号Clk_dccの反転信号Clk-dccbの
立上りエッジとフィードバッククロック信号Clk_fbの反
転信号Clk_fbbの立上りエッジとの位相差t１+t２だけ遅
延されて発生される。したがって、内部クロック信号Cl
k_intは第１クロック信号Clk_rの立上りエッジと第２ク
ロック信号Clk_fの立下りエッジに同期してデューティ
サイクルが５０%である信号として発生される。
【００５１】図７Ｂは外部クロック信号Clk_extのデュ
ーティサイクルが５０%より長い時に５０%に補正される
方法を示す信号のタイミング図である。
【００５２】図７Ｂを参照すれば、外部クロック信号Cl
k_extの論理ハイ区間l２が論理ロー区間l１より短く、
デューティサイクル補正器３１１の出力信号Clk_dccの
デューティサイクルは５０%である。第１クロック信号C
lk_rは１次的に第１所定時間d１だけ遅延され、第２ク
ロック信号Clk_fは第２所定時間d２だけ遅延される。第
１クロック信号Clk_rの立上りエッジと第２クロック信
号Clk_fの立下りエッジに同期して内部クロック信号Clk
_intが発生する。内部クロック信号Clk_intが第３所定
時間d３だけ遅延されてフィードバッククロック信号Clk
_fbとして発生する。信号Clk_fbb、Clk_dccbはフィード
バッククロック信号Clk_fbとデューティサイクル補正器
３１１の出力信号Clk_dccが反転された信号である。第
１クロック信号Clk_rは最終的にフィードバッククロッ
ク信号Clk_fbの立上りエッジとデューティサイクル補正
器３１１の出力信号Clk_dccの立上りエッジの位相差t２
だけ遅延されて発生する。デューティサイクル補正器３
１１の出力信号Clk_dccの反転信号Clk-dccbの立上りエ
ッジとフィードバッククロック信号Clk_fbの反転信号Cl
k_fbbの立上りエッジとの位相差がないので、第２クロ
ック信号Clk_fは遅延無しに発生される。したがって、
内部クロック信号Clk_intは第１クロック信号Clk_rの立
上りエッジと第２クロック信号Clk_fの立下りエッジに
同期してデューティサイクルが５０%である信号として
発生される。
【００５３】図７Ａ及び図７Ｂに示されたように、外部
クロック信号Clk_extのデューティサイクルが５０%より
短いか長い時、本発明の好適な実施形態に係る遅延同期
ループ回路３２１は外部クロック信号Clk_extの遅延時
間を調整して外部クロック信号Clk_extのデューティサ
イクルを５０%に補正して内部クロック信号Clk_intとし
て発生する。
【００５４】図８は本発明の好適な実施形態に係るラム
バスメモリ半導体装置のブロック図である。
【００５５】図８を参照すれば、ラムバスメモリ半導体
装置８０１は、デューティサイクル補正器３１１、遅延
同期ループ回路３２１、入力受信器８１１、インターフ
ェースロジック８２１、メモリセルアレイ８３１、出力
バッファ８４１を具備する。デューティサイクル補正器
３１１と遅延同期ループ回路３２１としては図３に示さ
れたデューティサイクル補正器３１１と遅延同期ループ
回路３２１を適用する。
【００５６】入力受信器８１１は外部データDinを入力
して内部クロック信号Clk_intに同期して外部データDin
の電圧レベルをラムバスメモリ半導体装置８０１の内部
に適した電圧レベルに変換する。
【００５７】インターフェースロジック８２１は入力受
信器８１１とメモリセルアレイ８３１をインターフェー
シングする役割をする。
【００５８】メモリセルアレイ８３１はインターフェー
スロジック８２１の出力を貯蔵する。
【００５９】出力バッファ８４１はメモリセルアレイ８
３１から出力されるデータの電圧レベルをラムバスメモ
リ半導体装置８０１に連結する外部システムに適したレ
ベルに変換する。
【００６０】このようにラムバスメモリ半導体装置８０
１はジッタの小さな内部クロック信号Clk_intを発生す
る遅延同期ループ回路３２１を具備することによって誤
動作が防止される。遅延同期ループ回路３２１はラムバ
スメモリ半導体装置８０１と同様にあらゆる半導体メモ
リ装置に適用されうる。
【００６１】前述したように本発明の好適な実施形態に
よれば、遅延同期ループ回路３２１は相互並列に連結さ
れた第１遅延同期回路３３１と第２遅延同期回路３３２
とを具備することによって、内部クロック信号Clk_int
のデューティサイクルを５０%に補正する。また、外部
クロック信号Clk_extが遅延同期ループ回路３２１に直
接入力されることによって、遅延同期ループ回路３２１
から出力される内部クロック信号Clk_intには遅延同期
ループ回路３２１自体が発生するジッタのみが含まれ
る。したがって、内部クロック信号Clk_intのジッタは
非常に小さくなる。
【００６２】以上、図面及び明細書により本発明の好適
な実施形態を説明した。ここで、特定の用語が使われた
が、これは単に本発明を説明するために使われたものに
過ぎず、意味限定や特許請求の範囲に記載された本発明
の範囲を制限するために使われたものではない。当業者
ならばこれに基づいて多様な変形及び均等な他の実施形
態を採用し得ることを理解しうる。したがって、本発明
の真の技術的な保護範囲は、上記の実施形態に限定され
ず特許請求の範囲に記載された技術的思想によって決定
されるべきである。
【００６３】
【発明の効果】従って、本発明によれば、デューティサ
イクル補正器の高周波ジッタが内部クロック信号のジッ
タに加えられなくなって内部クロック信号のジッタが減
少される。
【図面の簡単な説明】
【図１】従来の遅延同期ループ回路及びデューティサイ
クル補正器のブロック図である。
【図２】図１に示された信号のタイミング図である。
【図３】本発明の望ましい実施例に係る遅延同期ループ
回路及びデューティサイクル補正器のブロック図であ
る。
【図４】図３に示された遅延同期ループ回路の実施例を
示すブロック図である。
【図５】図４に示された波形混合器の実施例を示す回路
図である。
【図６】前記図５に示された信号のタイミング図であ
る。
【図７Ａ】外部クロック信号のデューティサイクルが５
０%より短い時にこれを５０%に補正する方法を示すため
のタイムミング図である。
【図７Ｂ】外部クロック信号のデューティサイクルが５
０%より長い時にこれを５０%に補正する方法を示すため
のタイミング図である。
【図８】本発明に係るラムバスメモリ半導体装置のブロ
ック図である。
【符号の説明】
３２１ 遅延同期ループ回路 ３３１ 第１遅延同期回路 ３３２ 第２遅延同期回路 ３５１ 波形混合器 ３４１ 補償遅延器 ３６１、３６２ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/087 Ｈ０３Ｌ 7/08 Ｊ Ｐ

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号のデューティサイクル
    を補正するデューティサイクル補正器に連結する遅延同
    期ループ回路において、 前記デューティサイクル補正器の出力信号及びフィード
    バッククロック信号に応答して前記外部クロック信号を
    第１所定時間だけ遅延させて第１クロック信号を発生す
    る第１遅延同期回路と、 前記デューティサイクル補正器の出力信号の反転信号と
    前記フィードバッククロック信号の反転信号に応答して
    前記外部クロック信号を第２所定時間だけ遅延させて第
    ２クロック信号を発生する第２遅延同期回路と、 前記第１クロック信号のエッジと前記第２クロック信号
    のエッジに同期させた内部クロック信号を発生する波形
    混合器とを具備することを特徴とする遅延同期ループ回
    路。
  2. 【請求項２】 前記遅延同期ループ回路は補償遅延器を
    さらに具備し、前記補償遅延器は前記内部クロック信号
    を第３所定時間だけ遅延させて前記フィードバッククロ
    ック信号を発生することを特徴とする請求項１に記載の
    遅延同期ループ回路。
  3. 【請求項３】 前記内部クロック信号は、前記第１クロ
    ック信号の立上りエッジに同期させられ、前記第２クロ
    ック信号の立下りエッジに同期させられることを特徴と
    する請求項１に記載の遅延同期ループ回路。
  4. 【請求項４】 前記内部クロック信号の立上りエッジは
    前記第１クロック信号の立上りエッジに同期させられ、
    前記内部クロック信号の立下りエッジは前記第２クロッ
    ク信号の立下りエッジに同期させられることを特徴とす
    る請求項３に記載の遅延同期ループ回路。
  5. 【請求項５】 前記第１遅延同期回路は、前記フィード
    バッククロック信号の立上りエッジが前記デューティサ
    イクル補正器の出力信号の立上りエッジに同期するまで
    前記第１所定時間を調整することを特徴とする請求項１
    に記載の遅延同期ループ回路。
  6. 【請求項６】 前記第２遅延同期回路は、前記フィード
    バッククロック信号の反転信号の立上りエッジが前記デ
    ューティサイクル補正器の出力信号の反転信号の立上り
    エッジに同期するまで前記第２所定時間を調整すること
    を特徴とする請求項１に記載の遅延同期ループ回路。
  7. 【請求項７】 前記第１遅延同期回路は、 前記外部クロック信号を前記第１所定時間だけ遅延さ
    せ、前記第１所定時間を調整可能に直列に連結した多数
    個の単位遅延器を備える第１遅延部と、 前記フィードバッククロック信号の立上りエッジの位相
    と前記デューティサイクル補正器の出力信号の立上りエ
    ッジの位相とを比較してその位相差を出力する第１位相
    比較器と、 前記第１位相比較器の出力をラッチする第１レジスター
    と、 前記第１遅延部と前記第１レジスターに連結され、前記
    第１レジスターの出力に応答して前記第１遅延部から出
    力される多数個の出力信号のうち１つを選択して前記波
    形混合器に伝達する第１マルチプレクサとを具備するこ
    とを特徴とする請求項１に記載の遅延同期ループ回路。
  8. 【請求項８】 前記第２遅延同期回路は、 前記外部クロック信号を前記第２所定時間だけ遅延さ
    せ、前記第２所定時間を調整可能に直列に連結した多数
    個の単位遅延器を備える第２遅延部と、 前記フィードバッククロック信号の反転信号の立上りエ
    ッジの位相と前記デューティサイクル補正器の出力信号
    の反転信号の立上りエッジの位相とを比較してその位相
    差を出力する第２位相比較器と、 前記第２位相比較器の出力をラッチする第２レジスター
    と、 前記第２遅延部と前記第２レジスターに連結され、前記
    第２レジスターの出力に応答して前記第２遅延部から出
    力される多数個の出力信号のうち何れか１つを選択して
    前記波形混合器に伝達する第２マルチプレクサとを具備
    することを特徴とする請求項１に記載の遅延同期ループ
    回路。
  9. 【請求項９】 外部データを入力する入力受信器と、 入力されるデータを貯蔵するメモリセルアレイと、 前記入力受信器と前記メモリセルアレイとをインターフ
    ェーシングするインターフェースロジックと、 外部クロック信号のデューティサイクルを補正するデュ
    ーティサイクル補正器と、 前記デューティサイクル補正器の出力信号と前記外部ク
    ロック信号とを入力し、前記入力受信器にジッタの少な
    い内部クロック信号を発生して提供する遅延同期ループ
    回路を具備し、 前記遅延同期ループ回路は、 前記デューティサイクル補正器の出力信号及びフィード
    バッククロック信号に応答して前記外部クロック信号を
    第１所定時間だけ遅延させて第１クロック信号を発生す
    る第１遅延同期回路と、 前記デューティサイクル補正器の出力信号の反転信号と
    前記フィードバッククロック信号の反転信号とに応答し
    て前記外部クロック信号を第２所定時間だけ遅延させて
    第２クロック信号を発生する第２遅延同期回路と、 前記第１クロック信号のエッジと前記第２クロック信号
    のエッジに同期させた内部クロック信号を発生する波形
    混合器とを具備することを特徴とする半導体メモリ装
    置。
  10. 【請求項１０】 前記遅延同期ループ回路は補償遅延器
    をさらに具備し、前記補償遅延器は前記内部クロック信
    号を第３所定時間だけ遅延させて前記フィードバックク
    ロック信号を発生することを特徴とする請求項９に記載
    の半導体メモリ装置。
  11. 【請求項１１】 前記内部クロック信号は前記第１クロ
    ック信号の立上りエッジに同期させられ、前記第２クロ
    ック信号の立下りエッジに同期させられることを特徴と
    する請求項９に記載の半導体メモリ装置。
  12. 【請求項１２】 前記内部クロック信号の立上りエッジ
    は前記第１クロック信号の立上りエッジに同期させら
    れ、前記内部クロック信号の立下りエッジは前記第２ク
    ロック信号の立下りエッジに同期させられることを特徴
    とする請求項１１に記載の半導体メモリ装置。
  13. 【請求項１３】 前記第１遅延同期回路は、前記フィー
    ドバッククロック信号の立上りエッジが前記デューティ
    サイクル補正器の出力信号の立上りエッジに同期するま
    で前記第１所定時間を調整することを特徴とする請求項
    ９に記載の半導体メモリ装置。
  14. 【請求項１４】 前記第２遅延同期回路は、前記フィー
    ドバッククロック信号の反転信号の立上りエッジが前記
    デューティサイクル補正器の出力信号の反転信号の立上
    りエッジに同期するまで前記第２所定時間を調整するこ
    とを特徴とする請求項９に記載の半導体メモリ装置。
  15. 【請求項１５】 前記第１遅延同期回路は、 前記外部クロック信号を前記第１所定時間だけ遅延さ
    せ、前記第１所定時間を調整可能に直列に連結した多数
    個の単位遅延器を備える第１遅延部と、 前記フィードバッククロック信号の立上りエッジの位相
    と前記デューティサイクル補正器の出力信号の立上りエ
    ッジの位相とを比較してその位相差を出力する第１位相
    比較器と、 前記第１位相比較器の出力をラッチさせる第１レジスタ
    ーと、 前記第１遅延部と前記第１レジスターに連結され、前記
    第１レジスターの出力に応答して前記第１遅延部から出
    力される多数個の出力信号のうち何れか１つを選択して
    前記波形混合器に伝達する第１マルチプレクサ具備する
    ことを特徴とする請求項９に記載の半導体メモリ装置。
  16. 【請求項１６】 前記第２遅延同期回路は、 前記外部クロック信号を前記第２所定時間だけ遅延さ
    せ、前記第２所定時間を調整可能に直列に連結した多数
    個の単位遅延器を備える第２遅延部と、 前記フィードバッククロック信号の反転信号の立上りエ
    ッジの位相と前記デューティサイクル補正器の出力信号
    の反転信号の立上りエッジの位相とを比較してその位相
    差を出力する第２位相比較器と、 前記第２位相比較器の出力をラッチさせる第２レジスタ
    ーと、 前記第２遅延部と前記第２レジスターに連結され、前記
    第２レジスターの出力に応答して前記第２遅延部から出
    力される多数個の出力信号のうち何れか１つを選択して
    前記波形混合器に伝達する第２マルチプレクサとを具備
    することを特徴とする請求項９に記載の半導体メモリ装
    置。
  17. 【請求項１７】 遅延同期方法において、 外部クロック信号のデューティサイクルを補正する段階
    と、 前記デューティサイクルの補正されたクロック信号の位
    相とフィードバッククロック信号の位相とを比較してそ
    の結果に応答して前記外部クロック信号を第１所定時間
    だけ遅延させて第１クロック信号を発生する段階と、 前記デューティサイクルの補正されたクロック信号と前
    記フィードバッククロック信号とを反転させる段階と、 前記デューティサイクルの補正されたクロック信号の反
    転信号の位相と前記フィードバッククロック信号の反転
    信号の位相とを比較してその結果に応答して前記外部ク
    ロック信号を第２所定時間だけ遅延させて第２クロック
    信号を発生する段階と、 前記第１クロック信号のエッジと前記第２クロック信号
    のエッジに同期させて内部クロック信号を発生する段階
    とを具備することを特徴とする遅延同期方法。
  18. 【請求項１８】 前記遅延同期方法は、前記内部クロッ
    ク信号を第３所定時間だけ遅延させて前記フィードバッ
    ククロック信号を発生する段階をさらに具備することを
    特徴とする請求項１７に記載の遅延同期方法。
  19. 【請求項１９】 前記内部クロックを発生する段階は、
    前記内部クロック信号を前記第１クロック信号の立上り
    エッジと前記第２クロック信号の立下りエッジに同期さ
    せる段階を具備することを特徴とする請求項１７に記載
    の遅延同期方法。
  20. 【請求項２０】 前記内部クロックを発生する段階は、
    前記内部クロック信号の立上りエッジを前記第１クロッ
    ク信号の立上りエッジに同期させ、前記内部クロック信
    号の立下りエッジを前記第２クロック信号の立下りエッ
    ジに同期させる段階を具備することを特徴とする請求項
    １９に記載の遅延同期方法。
  21. 【請求項２１】 前記第１クロック信号を発生する段階
    は、前記フィードバッククロック信号の立上りエッジが
    前記デューティサイクルの補正されたクロック信号の立
    上りエッジに同期するまで前記第１所定時間を調整する
    段階を具備することを特徴とする請求項１７に記載の遅
    延同期方法。
  22. 【請求項２２】 前記第２クロック信号を発生する段階
    は、前記フィードバッククロック信号の反転信号の立上
    りエッジが前記デューティサイクルの補正されたクロッ
    ク信号の反転信号の立上りエッジに同期するまで前記第
    ２所定時間を調整する段階を具備することを特徴とする
    請求項１７に記載の遅延同期方法。
  23. 【請求項２３】 前記第１クロック信号を発生する段階
    は、 前記外部クロック信号を前記第１所定時間だけ遅延させ
    る段階と、 前記フィードバッククロック信号の立上りエッジと前記
    デューティサイクルの補正されたクロック信号の立上り
    エッジの位相差を算出する段階と、 前記位相差をラッチさせる段階と、 前記ラッチされた位相差に応答して前記第１所定時間を
    調整する段階とを具備することを特徴とする請求項１７
    に記載の遅延同期方法。
  24. 【請求項２４】 前記第２クロック信号発生段階は、 前記外部クロック信号を前記第２所定時間だけ遅延させ
    る段階と、 前記フィードバッククロック信号の反転信号の立上りエ
    ッジと前記デューティサイクルの補正されたクロック信
    号の反転信号の立上りエッジの位相差を算出する段階
    と、 前記位相差をラッチさせる段階と、 前記ラッチされた位相差に応答して前記第２所定時間を
    調整する段階とを具備することを特徴とする請求項１７
    に記載の遅延同期方法。
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