JP2001320273A - 遅延同期ループ回路及び遅延同期方法 - Google Patents
遅延同期ループ回路及び遅延同期方法Info
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Abstract
遅延同期ループ回路及び遅延同期方法を提供する。 【解決手段】遅延同期ループ回路は外部クロック信号の
デューティサイクルを補正するデューティサイクル補正
器に連結される。第1遅延同期回路はデューティサイク
ル補正器の出力信号及びフィードバッククロック信号に
応答して外部クロック信号を第1所定時間だけ遅延させ
て第1クロック信号を発生する。第2遅延同期回路はデ
ューティサイクル補正器の出力信号の反転信号とフィー
ドバッククロック信号の反転信号に応答して外部クロッ
ク信号を第2所定時間だけ遅延させて第2クロック信号
を発生する。波形混合器は第1クロック信号の立上りエ
ッジと第2クロック信号の立下りエッジに同期される内
部クロック信号を発生する。補償遅延器は前記内部クロ
ック信号を第3所定時間だけ遅延させてフィードバック
クロック信号を発生する。これによって、内部クロック
信号のジッタが減少される。
Description
特にクロック信号のデューティサイクルを補正する遅延
同期ループ回路及び遅延同期方法に関する。
される外部クロック信号に対して所定時間だけ先行する
内部クロック信号を発生して前記半導体装置の内部回路
に提供する。遅延同期ループ回路にはデューティサイク
ル補正器が連結される。一般に、デューティサイクル補
正器は外部クロック信号のデューティサイクルが50%
より長いか短い時にこれを50%に補正して前記遅延同
期ループ回路に提供する。
ーティサイクル補正器のブロック図である。図1を参照
すれば、デューティサイクル補正器111と遅延同期ル
ープ回路121は直列に連結される。デューティサイク
ル補正器111は外部クロック信号Clk_extのデューテ
ィサイクルを補正し、遅延同期ループ回路121はデュ
ーティサイクルの補正された外部クロック信号Clk_dcc
を入力して内部クロック信号Clk_intを発生する。デュ
ーティサイクル補正器111により補正された外部クロ
ック信号Clk_dccには図2に示されたようなジッタ(jitt
er)t1、すなわち、位相ノイズが含まれる。また、遅延
同期ループ回路121もそれ自体がジッタを発生させ
る。したがって、内部クロック信号Clk_intには、図2
に示されたように、デューティサイクル補正器111で
発生したジッタt1と遅延同期ループ回路121で発生
したジッタとが合成されたさらに大きなジッタt2が含
まれる。
ューティサイクル補正器111を連結して使用しても、
遅延同期ループ回路121の前後にデューティサイクル
補正器111を使用しても、同様に、最終的に出力され
る内部クロック信号Clk_intには大きなジッタが含まれ
る。大きなジッタが含まれた内部クロック信号Clk_int
によってデューティサイクル補正器111と遅延同期ル
ープ回路121とを具備する半導体装置は誤動作を起こ
す恐れがある。したがって、半導体装置の内部クロック
信号Clk_intによる誤動作を防止するためには、内部ク
ロック信号Clk_intに含まれるジッタを減少させるべき
である。
する技術的課題は、ジッタの小さな内部クロック信号を
発生する遅延同期ループ回路を提供することである。
は、ジッタの小さな内部クロック信号を発生する遅延同
期ループ回路を具備する半導体メモリ装置を提供するこ
とである。
的課題は、半導体装置に提供される内部クロック信号に
含まれるジッタを減少させるための遅延同期方法を提供
することである。
るために本発明は、第1遅延同期回路、第2遅延同期回
路及び波形混合器を具備する。
デューティサイクルを補正するデューティサイクル補正
器に連結される。
正器の出力信号及びフィードバッククロック信号に応答
して外部クロック信号を第1所定時間だけ遅延させて第
1クロック信号を発生する。
正器の出力信号の反転信号とフィードバッククロック信
号の反転信号に応答して外部クロック信号を第2所定時
間だけ遅延させて第2クロック信号を発生する。
第2クロック信号のエッジに同期させた内部クロック信
号を発生する。
償遅延器をさらに備え、前記補償遅延器は前記内部クロ
ック信号を第3所定時間だけ遅延させて前記フィードバ
ッククロック信号を発生する。
記第1クロック信号の立上りエッジに同期させられ、前
記内部クロック信号の立下りエッジは前記第2クロック
信号の立下りエッジに同期させられる。
エッジが前記デューティサイクル補正器の出力信号の立
上りエッジに同期するまで前記第1所定時間は調整さ
れ、前記フィードバッククロック信号の反転信号の立上
りエッジが前記デューティサイクル補正器の出力信号の
反転信号の立上りエッジに同期するまで前記第2所定時
間は調整される。
明は、外部データを入力する入力受信器、入力されるデ
ータを貯蔵するメモリセルアレイ、前記入力受信器と前
記メモリセルアレイをインターフェーシングするインタ
ーフェースロジック、外部クロック信号のデューティサ
イクルを補正するデューティサイクル補正器、及び前記
デューティサイクル補正器の出力信号と前記外部クロッ
ク信号とを入力して前記入力受信器にジッタの少ない内
部クロック信号を発生して提供する遅延同期ループ回路
を具備し、前記遅延同期ループ回路は、前記デューティ
サイクル補正器の出力信号及びフィードバッククロック
信号に応答して前記外部クロック信号を第1所定時間だ
け遅延させて第1クロック信号を発生する第1遅延同期
回路、前記デューティサイクル補正器の出力信号の反転
信号と前記フィードバッククロック信号の反転信号に応
答して前記外部クロック信号を第2所定時間遅延させて
第2クロック信号を発生する第2遅延同期回路、及び前
記第1クロック信号のエッジと前記第2クロック信号の
エッジに同期させた内部クロック信号を発生する波形混
合器を具備する半導体メモリ装置を提供する。
償遅延器をさらに備え、前記補償遅延器は前記内部クロ
ック信号を第3所定時間だけ遅延させて前記フィードバ
ッククロック信号を発生する。
記第1クロック信号の立上りエッジに同期させられ、前
記内部クロック信号の立下りエッジは前記第2クロック
信号の立下りエッジに同期させられる。
ククロック信号の立上りエッジが前記デューティサイク
ル補正器の出力信号の立上りエッジに同期するまで前記
第1所定時間を調整し、前記第2遅延同期回路は前記フ
ィードバッククロック信号の反転信号の立上りエッジが
前記デューティサイクル補正器の出力信号の反転信号の
立上りエッジに同期するまで前記第2所定時間を調整す
る。
に本発明は、遅延同期方法において、外部クロック信号
のデューティサイクルを補正する段階、前記デューティ
サイクルの補正されたクロック信号の位相とフィードバ
ッククロック信号の位相とを比較してその結果に応答し
て前記外部クロック信号を第1所定時間だけ遅延させて
第1クロック信号を発生する段階、前記デューティサイ
クルの補正されたクロック信号と前記フィードバックク
ロック信号とを反転させる段階、前記デューティサイク
ルの補正されたクロック信号の反転信号の位相と前記フ
ィードバッククロック信号の反転信号の位相とを比較し
てその結果に応答して前記外部クロック信号を第2所定
時間だけ遅延させて第2クロック信号を発生する段階、
及び前記第1クロック信号のエッジと前記第2クロック
信号のエッジに同期させた内部クロック信号を発生する
段階を具備する遅延同期方法を提供する。
クロック信号を第3所定時間だけ遅延させて前記フィー
ドバッククロック信号を発生する段階をさらに備える。
内部クロック信号の立上りエッジを前記第1クロック信
号の立上りエッジに同期させ、前記内部クロック信号の
立下りエッジを前記第2クロック信号の立下りエッジに
同期させる段階を具備する。
前記フィードバッククロック信号の立上りエッジが前記
デューティサイクルの補正されたクロック信号の立上り
エッジに同期するまで前記第1所定時間を調整する段階
を具備する。
記フィードバッククロック信号の反転信号の立上りエッ
ジが前記デューティサイクルの補正されたクロック信号
の反転信号の立上りエッジに同期するまで前記第2所定
時間を調整する段階を具備する。
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施形態を例示する添付
図面及びその内容を参照しなければならない。
ましい実施形態を説明することによって、本発明を詳し
く説明する。図面において、同じ部材符号は同じ部材を
示す。
延同期ループ回路及びデューティサイクル補正器のブロ
ック図である。
21は第1遅延同期回路331、第2遅延同期回路33
2、波形混合器351、補償遅延器341及びインバー
タ361、362を具備する。
ロック信号Clk_extのデューティサイクルが50%より短
いか長い時にこれを50%に補正して出力信号Clk_dccを
発生する。外部クロック信号Clk_extのデューティサイ
クルが50%より短いということは外部クロック信号Clk
_extのハイ電圧区間がロー電圧区間より短いということ
を示し、外部クロック信号Clk_extのデューティサイク
ルが50%より長いということは外部クロック信号のハ
イ電圧区間がロー電圧区間より長いということを示す。
信号Clk_extとデューティサイクル補正器311の出力
信号Clk_dccとフィードバッククロック信号Clk_fbを入
力して内部クロック信号Clk_intを発生する。第1遅延
同期回路331と第2遅延同期回路332は並列に連結
されており、第1及び第2遅延同期回路331、332
によって外部クロック信号Clk_extのデューティサイク
ルが補正される。すなわち、外部クロック信号Clk_ext
のデューティサイクルが50%より短いか長い場合、遅
延同期ループ回路321はデューティサイクルが50%
に補正された内部クロック信号Clk_intを発生する。
イクルが50%の時、第1遅延同期回路331から出力
される第1クロック信号Clk_rのデューティサイクルと
第2遅延同期回路332から出力される第2クロック信
号Clk_fのデューティサイクルは50%であり、その位相
は相等しい。外部クロック信号Clk_extのデューティサ
イクルが50%より短い時は、第1クロック信号Clk_rの
デューティサイクルと第2クロック信号Clk_fのデュー
ティサイクルは50%より短く、第1クロック信号Clk_r
の位相が第2クロック信号Clk_fの位相より先行する。
外部クロック信号Clk_extのデューティサイクルが50%
より長い時は、第1クロック信号Clk_rのデューティサ
イクルと第2クロック信号Clk_fのデューティサイクル
は50%より長く、第1クロック信号Clk_rの位相が第2
クロック信号Clk_fの位相より遅れる。
信号Clk_ext、デューティサイクル補正器311の出力
信号Clk_dcc及びフィードバッククロック信号Clk_fbを
入力して第1クロック信号Clk_rを発生する。第1クロ
ック信号Clk_rは、外部クロック信号Clk_extを第1所定
時間(図7A及び図7Bのd1)だけ遅延させた信号であ
る。第1遅延同期回路331はフィードバッククロック
信号Clk_fbの立上りエッジ(rising edge)をデューティ
サイクル補正器311の出力信号Clk_dccの立上りエッ
ジに同期させる。この過程で前記第1所定時間(図7A
及び図7Bのd1)はフィードバッククロック信号Clk_fb
の立上りエッジがデューティサイクル補正器311の出
力信号Clk_dccの立上りエッジに同期するまで調整され
る。すなわち、図7A及び図7Bに示されたように第1
クロック信号Clk_rはデューティサイクル補正器311
の出力信号Clk_dccとフィードバッククロック信号Clk_f
bの位相差t2だけさらに遅延される。
intを第2所定時間(図7A及び図7Bのd3)だけ遅延さ
せてフィードバッククロック信号Clk_fbを発生する。
イクル補正器311の出力信号Clk_dcc及びフィードバ
ッククロック信号Clk_fbを反転させて信号Clk_dccb、Cl
k_fbbを出力する。
信号Clk_ext、デューティサイクル補正器311の出力
信号Clk_dccの反転信号Clk-dccb及びフィードバックク
ロック信号Clk_fbの反転信号Clk_fbbを入力して第2ク
ロック信号Clk_fを発生する。第2クロック信号Clk_f
は、外部クロック信号Clk_extを第2所定時間(図7A及
び図7Bのd2)だけ遅延させた信号である。第2遅延同
期回路332の構造及び動作は第1遅延同期回路331
と同一である。したがって、第2遅延同期回路332は
フィードバッククロック信号Clk_fbの反転信号Clk-fbb
の立上りエッジをデューティサイクル補正器311の出
力信号Clk_dccの反転信号Clk-dccbの立上りエッジに同
期させる。換言すれば、フィードバッククロック信号Cl
k_fbの立下りエッジをデューティサイクル補正器311
の出力信号Clk_dccの立下りエッジに同期させる。この
過程で前記第2所定時間(図7A及び図7Bのd2)はフ
ィードバッククロック信号Clk_fbの反転信号Clk_fbbの
立上りエッジがデューティサイクル補正器311の出力
信号Clk_dccの反転信号Clk_dccbの立上りエッジに同期
するまで調整される。すなわち、第2クロック信号Clk-
fは図7Aに示された時間t1+t2だけさらに遅延され
る。
信号Clk_r、Clk_fを入力して内部クロック信号Clk_int
を発生する。すなわち、内部クロック信号Clk_intの立
上りエッジは第1クロック信号Clk_rの立上りエッジに
同期し、内部クロック信号Clk_intの立下りエッジは第
2クロック信号Clk_fの立下りエッジに同期する。した
がって、外部クロック信号のデューティサイクルが50
%より長いか短くても内部クロック信号のデューティサ
イクルは50%に補正される。
と第2遅延同期回路332を並列に連結することによっ
て、内部クロック信号Clk_intのデューティサイクルは
遅延同期ループ回路321により50%に補正される。
また、遅延同期ループ回路321の信号入力線INに外部
クロック信号Clk_extを入力することによって、遅延同
期ループ回路321から出力される内部クロック信号Cl
k_intには遅延同期ループ回路321自体が発生するジ
ッタのみが含まれる。すなわち、デューティサイクル補
正器311から出力されるクロック信号Clk_dccがジッ
タを含んでいるが、クロック信号Clk_dccは外部クロッ
ク信号Clk_extから第1クロック信号Clk_rあるいは第2
クロック信号Clk_fまでの遅延時間を制御する制御信号
を生成するためにのみ使われるためにクロック信号Clk_
dccに含まれる遅延同期ループ回路321のループバン
ド幅より高い周波数のジッタ成分は第1クロック信号Cl
k_rあるいは第2クロック信号Clk_fに影響を与えない。
したがって、内部クロック信号Clk_intのジッタは非常
に小さくなる。
遅延同期ループ回路321を連結して使用する場合を例
として説明したが、デューティサイクル補正器311と
遅延同期ループ回路321及び他のデューティサイクル
補正器311を順に連結して使用する場合にも上記と類
似した効果が得られる。
321の実施例である。図4を参照すれば、第1遅延同
期回路331は、第1位相比較器411、第1レジスタ
ー421及び第1マルチプレクサ431を具備し、第2
遅延同期回路332は、第2位相比較器412、第2レ
ジスター422及び第2マルチプレクサ432を具備す
る。第1及び第2遅延同期回路331、332は遅延部
441を共有する。第1及び第2遅延同期回路331、
332はそれぞれの遅延部441を具備することもあ
る。
ル補正器311の出力信号Clk_dccとフィードバックク
ロック信号Clk_fbを入力して該2つの信号Clk_dcc、Clk
_fbの位相を比較し、その位相差を出力する。第1レジ
スター421は第1位相比較器411から出力される位
相差信号をラッチする。第1レジスター421はフリッ
プフロップで構成されうる。第1マルチプレクサ431
は第1レジスター421の出力に応答して遅延部441
から出力される多数個の遅延信号DO1〜Donのうち何れ
か1つを選択して第1クロック信号Clk_rとして出力す
る。すなわち、デューティサイクル補正器311の出力
信号Clk_dccの立上りエッジとフィードバッククロック
信号Clk_fbの立上りエッジの位相差が大きければ、第1
マルチプレクサ431は外部クロック信号Clk_extを遅
延させた信号のうち遅延時間の大きい信号を第1クロッ
ク信号Clk_rとして出力する。デューティサイクル補正
器311の出力信号Clk_dccの立上りエッジとフィード
バッククロック信号Clk_fbの立上りエッジの位相差が小
さければ、第1マルチプレクサ431は外部クロック信
号Clk_extを遅延させた信号のうち遅延時間の小さい信
号を第1クロック信号Clk_rとして出力する。
単位遅延器D1〜Dnを具備し、外部クロック信号Clk_ext
を遅延させて多数個の遅延信号DO1〜DOnを出力する。
遅延部441の入力端から離れるほど出力信号の遅延時
間は長くなる。
ル補正器311の出力信号Clk_dccの反転信号Clk-dccb
とフィードバッククロック信号Clk_fbの反転信号Clk-fb
bとを入力して該信号Clk_dccb、Clk_fbbの立上りエッジ
の位相を比較し、その位相差を出力する。結果的に、第
2位相比較器412はデューティサイクル補正器311
の出力信号Clk_dccの立下りエッジとフィードバックク
ロック信号Clk_fbの立下りエッジとを比較する。第2レ
ジスター422は第2位相比較器412から出力される
位相差信号をラッチする。第2レジスター422はフリ
ップフロップで構成されうる。第2マルチプレクサ43
2は第2レジスター422の出力に応答して遅延部44
1から出力される多数個の遅延信号DO1〜Donのうち何
れか1つを選択して第2クロック信号Clk_fとして出力
する。デューティサイクル補正器311の出力信号Clk_
dccの反転信号Clk_dccbの立上りエッジとフィードバッ
ククロック信号Clk_fbの反転信号Clk_fbbの立上りエッ
ジの位相差が大きければ、第2マルチプレクサ432は
外部クロック信号Clk_extを遅延させた信号のうち遅延
時間の大きい信号を第2クロック信号Clk_fとして出力
する。デューティサイクル補正器311の出力信号Clk_
dccの反転信号Clk_dccbの立上りエッジとフィードバッ
ククロック信号Clk_fbの反転信号Clk_fbbの立上りエッ
ジの位相差が小さければ、第2マルチプレクサ432は
外部クロック信号Clk_extを遅延させた信号のうち遅延
時間の小さい信号を第2クロック信号Clk_fとして出力
する。
延部441によって1次的に第1所定時間だけ遅延さ
れ、最終的にデューティサイクル補正器311の出力信
号Clk_dccの立上りエッジとフィードバッククロック信
号Clk_fbの立上りエッジの位相差だけ遅延部441によ
り調整されて第1クロック信号Clk_rとして発生され
る。また、外部クロック信号Clk_extは遅延部441に
よって1次的に第2所定時間だけ遅延され、最終的にデ
ューティサイクル補正器311の出力信号Clk_dccの反
転信号Clk_dccbの立上りエッジとフィードバッククロッ
ク信号Clk_fbの反転信号Clk_fbbの立上りエッジの位相
差だけ遅延部441により調整されて第2クロック信号
Clk_fとして発生される。
実施例である。図5を参照すれば、波形混合器351は
パルス発生器511、512とフリップフロップ541
を具備する。
521とANDゲート531を具備し、第1クロック信号C
lk_rを入力する。パルス発生器511は図6に示された
ように第1クロック信号Clk_rが論理ローから論理ハイ
に遷移される時、パルス信号611を発生する。パルス
信号611のパルス幅td1はインバータチェーン521
を構成するインバータの数によって決定される。すなわ
ち、インバータチェーン521を構成するインバータの
数が多ければ、パルス信号611のパルス幅td1が大き
くなり、インバータチェーン521を構成するインバー
タの数が少なければ、パルス信号611のパルス幅td1
が小さくなる。
1、インバータチェーン522及びANDゲート532を
備え、第2クロック信号Clk_fを入力する。パルス発生
器512は、図6に示されたように第2クロック信号Cl
k_fが論理ハイから論理ローに遷移される時にパルス信
号621を発生する。パルス信号621のパルス幅td2
はパルス発生器511と同様にインバータチェーン52
2を構成するインバータの数によって決定される。
11、512の出力を入力して内部クロック信号Clk_in
tを発生する。内部クロック信号Clk_intはパルス発生器
511からパルス信号611が発生すれば論理ローから
論理ハイに遷移し、パルス発生器512からパルス信号
621が発生すれば論理ハイから論理ローに遷移する。
フリップフロップ541はRSフリップフロップで構成さ
れうる。
Clk_rの立上りエッジと第2クロック信号Clk_fの立下り
エッジとを混合して内部クロック信号Clk_intを発生す
る。
ーティサイクルが50%より短い時、50%に補正される
方法を示す信号のタイミング図である。
k_extの論理ハイ区間l1が論理ロー区間l2より短く、
デューティサイクル補正器311の出力信号Clk_dccの
デューティサイクルは50%である。すなわち、デュー
ティサイクル補正器311の出力信号Clk_dccの論理ハ
イ区間l3と論理ロー区間l3は同一である。第1クロッ
ク信号Clk_rは1次的に第1所定時間d1だけ遅延され、
第2クロック信号Clk_fは第2所定時間d2だけ遅延され
る。第1クロック信号Clk_rの立上りエッジと第2クロ
ック信号Clk_fの立下りエッジに同期して内部クロック
信号Clk_intが発生する。内部クロック信号Clk_intが第
3所定時間d3だけ遅延されてフィードバッククロック
信号Clk_fbとして発生する。第1クロック信号Clk_rは
最終的にフィードバッククロック信号Clk_fbの立上りエ
ッジとデューティサイクル補正器311の出力信号Clk_
dccの立上りエッジの位相差だけ遅延されて発生する。
第2クロック信号Clk_fは最終的にデューティサイクル
補正器311の出力信号Clk_dccの反転信号Clk-dccbの
立上りエッジとフィードバッククロック信号Clk_fbの反
転信号Clk_fbbの立上りエッジとの位相差t1+t2だけ遅
延されて発生される。したがって、内部クロック信号Cl
k_intは第1クロック信号Clk_rの立上りエッジと第2ク
ロック信号Clk_fの立下りエッジに同期してデューティ
サイクルが50%である信号として発生される。
ーティサイクルが50%より長い時に50%に補正される
方法を示す信号のタイミング図である。
k_extの論理ハイ区間l2が論理ロー区間l1より短く、
デューティサイクル補正器311の出力信号Clk_dccの
デューティサイクルは50%である。第1クロック信号C
lk_rは1次的に第1所定時間d1だけ遅延され、第2ク
ロック信号Clk_fは第2所定時間d2だけ遅延される。第
1クロック信号Clk_rの立上りエッジと第2クロック信
号Clk_fの立下りエッジに同期して内部クロック信号Clk
_intが発生する。内部クロック信号Clk_intが第3所定
時間d3だけ遅延されてフィードバッククロック信号Clk
_fbとして発生する。信号Clk_fbb、Clk_dccbはフィード
バッククロック信号Clk_fbとデューティサイクル補正器
311の出力信号Clk_dccが反転された信号である。第
1クロック信号Clk_rは最終的にフィードバッククロッ
ク信号Clk_fbの立上りエッジとデューティサイクル補正
器311の出力信号Clk_dccの立上りエッジの位相差t2
だけ遅延されて発生する。デューティサイクル補正器3
11の出力信号Clk_dccの反転信号Clk-dccbの立上りエ
ッジとフィードバッククロック信号Clk_fbの反転信号Cl
k_fbbの立上りエッジとの位相差がないので、第2クロ
ック信号Clk_fは遅延無しに発生される。したがって、
内部クロック信号Clk_intは第1クロック信号Clk_rの立
上りエッジと第2クロック信号Clk_fの立下りエッジに
同期してデューティサイクルが50%である信号として
発生される。
クロック信号Clk_extのデューティサイクルが50%より
短いか長い時、本発明の好適な実施形態に係る遅延同期
ループ回路321は外部クロック信号Clk_extの遅延時
間を調整して外部クロック信号Clk_extのデューティサ
イクルを50%に補正して内部クロック信号Clk_intとし
て発生する。
バスメモリ半導体装置のブロック図である。
装置801は、デューティサイクル補正器311、遅延
同期ループ回路321、入力受信器811、インターフ
ェースロジック821、メモリセルアレイ831、出力
バッファ841を具備する。デューティサイクル補正器
311と遅延同期ループ回路321としては図3に示さ
れたデューティサイクル補正器311と遅延同期ループ
回路321を適用する。
して内部クロック信号Clk_intに同期して外部データDin
の電圧レベルをラムバスメモリ半導体装置801の内部
に適した電圧レベルに変換する。
信器811とメモリセルアレイ831をインターフェー
シングする役割をする。
スロジック821の出力を貯蔵する。
31から出力されるデータの電圧レベルをラムバスメモ
リ半導体装置801に連結する外部システムに適したレ
ベルに変換する。
1はジッタの小さな内部クロック信号Clk_intを発生す
る遅延同期ループ回路321を具備することによって誤
動作が防止される。遅延同期ループ回路321はラムバ
スメモリ半導体装置801と同様にあらゆる半導体メモ
リ装置に適用されうる。
よれば、遅延同期ループ回路321は相互並列に連結さ
れた第1遅延同期回路331と第2遅延同期回路332
とを具備することによって、内部クロック信号Clk_int
のデューティサイクルを50%に補正する。また、外部
クロック信号Clk_extが遅延同期ループ回路321に直
接入力されることによって、遅延同期ループ回路321
から出力される内部クロック信号Clk_intには遅延同期
ループ回路321自体が発生するジッタのみが含まれ
る。したがって、内部クロック信号Clk_intのジッタは
非常に小さくなる。
な実施形態を説明した。ここで、特定の用語が使われた
が、これは単に本発明を説明するために使われたものに
過ぎず、意味限定や特許請求の範囲に記載された本発明
の範囲を制限するために使われたものではない。当業者
ならばこれに基づいて多様な変形及び均等な他の実施形
態を採用し得ることを理解しうる。したがって、本発明
の真の技術的な保護範囲は、上記の実施形態に限定され
ず特許請求の範囲に記載された技術的思想によって決定
されるべきである。
イクル補正器の高周波ジッタが内部クロック信号のジッ
タに加えられなくなって内部クロック信号のジッタが減
少される。
クル補正器のブロック図である。
回路及びデューティサイクル補正器のブロック図であ
る。
示すブロック図である。
図である。
る。
0%より短い時にこれを50%に補正する方法を示すため
のタイムミング図である。
0%より長い時にこれを50%に補正する方法を示すため
のタイミング図である。
ック図である。
Claims (24)
- 【請求項1】 外部クロック信号のデューティサイクル
を補正するデューティサイクル補正器に連結する遅延同
期ループ回路において、 前記デューティサイクル補正器の出力信号及びフィード
バッククロック信号に応答して前記外部クロック信号を
第1所定時間だけ遅延させて第1クロック信号を発生す
る第1遅延同期回路と、 前記デューティサイクル補正器の出力信号の反転信号と
前記フィードバッククロック信号の反転信号に応答して
前記外部クロック信号を第2所定時間だけ遅延させて第
2クロック信号を発生する第2遅延同期回路と、 前記第1クロック信号のエッジと前記第2クロック信号
のエッジに同期させた内部クロック信号を発生する波形
混合器とを具備することを特徴とする遅延同期ループ回
路。 - 【請求項2】 前記遅延同期ループ回路は補償遅延器を
さらに具備し、前記補償遅延器は前記内部クロック信号
を第3所定時間だけ遅延させて前記フィードバッククロ
ック信号を発生することを特徴とする請求項1に記載の
遅延同期ループ回路。 - 【請求項3】 前記内部クロック信号は、前記第1クロ
ック信号の立上りエッジに同期させられ、前記第2クロ
ック信号の立下りエッジに同期させられることを特徴と
する請求項1に記載の遅延同期ループ回路。 - 【請求項4】 前記内部クロック信号の立上りエッジは
前記第1クロック信号の立上りエッジに同期させられ、
前記内部クロック信号の立下りエッジは前記第2クロッ
ク信号の立下りエッジに同期させられることを特徴とす
る請求項3に記載の遅延同期ループ回路。 - 【請求項5】 前記第1遅延同期回路は、前記フィード
バッククロック信号の立上りエッジが前記デューティサ
イクル補正器の出力信号の立上りエッジに同期するまで
前記第1所定時間を調整することを特徴とする請求項1
に記載の遅延同期ループ回路。 - 【請求項6】 前記第2遅延同期回路は、前記フィード
バッククロック信号の反転信号の立上りエッジが前記デ
ューティサイクル補正器の出力信号の反転信号の立上り
エッジに同期するまで前記第2所定時間を調整すること
を特徴とする請求項1に記載の遅延同期ループ回路。 - 【請求項7】 前記第1遅延同期回路は、 前記外部クロック信号を前記第1所定時間だけ遅延さ
せ、前記第1所定時間を調整可能に直列に連結した多数
個の単位遅延器を備える第1遅延部と、 前記フィードバッククロック信号の立上りエッジの位相
と前記デューティサイクル補正器の出力信号の立上りエ
ッジの位相とを比較してその位相差を出力する第1位相
比較器と、 前記第1位相比較器の出力をラッチする第1レジスター
と、 前記第1遅延部と前記第1レジスターに連結され、前記
第1レジスターの出力に応答して前記第1遅延部から出
力される多数個の出力信号のうち1つを選択して前記波
形混合器に伝達する第1マルチプレクサとを具備するこ
とを特徴とする請求項1に記載の遅延同期ループ回路。 - 【請求項8】 前記第2遅延同期回路は、 前記外部クロック信号を前記第2所定時間だけ遅延さ
せ、前記第2所定時間を調整可能に直列に連結した多数
個の単位遅延器を備える第2遅延部と、 前記フィードバッククロック信号の反転信号の立上りエ
ッジの位相と前記デューティサイクル補正器の出力信号
の反転信号の立上りエッジの位相とを比較してその位相
差を出力する第2位相比較器と、 前記第2位相比較器の出力をラッチする第2レジスター
と、 前記第2遅延部と前記第2レジスターに連結され、前記
第2レジスターの出力に応答して前記第2遅延部から出
力される多数個の出力信号のうち何れか1つを選択して
前記波形混合器に伝達する第2マルチプレクサとを具備
することを特徴とする請求項1に記載の遅延同期ループ
回路。 - 【請求項9】 外部データを入力する入力受信器と、 入力されるデータを貯蔵するメモリセルアレイと、 前記入力受信器と前記メモリセルアレイとをインターフ
ェーシングするインターフェースロジックと、 外部クロック信号のデューティサイクルを補正するデュ
ーティサイクル補正器と、 前記デューティサイクル補正器の出力信号と前記外部ク
ロック信号とを入力し、前記入力受信器にジッタの少な
い内部クロック信号を発生して提供する遅延同期ループ
回路を具備し、 前記遅延同期ループ回路は、 前記デューティサイクル補正器の出力信号及びフィード
バッククロック信号に応答して前記外部クロック信号を
第1所定時間だけ遅延させて第1クロック信号を発生す
る第1遅延同期回路と、 前記デューティサイクル補正器の出力信号の反転信号と
前記フィードバッククロック信号の反転信号とに応答し
て前記外部クロック信号を第2所定時間だけ遅延させて
第2クロック信号を発生する第2遅延同期回路と、 前記第1クロック信号のエッジと前記第2クロック信号
のエッジに同期させた内部クロック信号を発生する波形
混合器とを具備することを特徴とする半導体メモリ装
置。 - 【請求項10】 前記遅延同期ループ回路は補償遅延器
をさらに具備し、前記補償遅延器は前記内部クロック信
号を第3所定時間だけ遅延させて前記フィードバックク
ロック信号を発生することを特徴とする請求項9に記載
の半導体メモリ装置。 - 【請求項11】 前記内部クロック信号は前記第1クロ
ック信号の立上りエッジに同期させられ、前記第2クロ
ック信号の立下りエッジに同期させられることを特徴と
する請求項9に記載の半導体メモリ装置。 - 【請求項12】 前記内部クロック信号の立上りエッジ
は前記第1クロック信号の立上りエッジに同期させら
れ、前記内部クロック信号の立下りエッジは前記第2ク
ロック信号の立下りエッジに同期させられることを特徴
とする請求項11に記載の半導体メモリ装置。 - 【請求項13】 前記第1遅延同期回路は、前記フィー
ドバッククロック信号の立上りエッジが前記デューティ
サイクル補正器の出力信号の立上りエッジに同期するま
で前記第1所定時間を調整することを特徴とする請求項
9に記載の半導体メモリ装置。 - 【請求項14】 前記第2遅延同期回路は、前記フィー
ドバッククロック信号の反転信号の立上りエッジが前記
デューティサイクル補正器の出力信号の反転信号の立上
りエッジに同期するまで前記第2所定時間を調整するこ
とを特徴とする請求項9に記載の半導体メモリ装置。 - 【請求項15】 前記第1遅延同期回路は、 前記外部クロック信号を前記第1所定時間だけ遅延さ
せ、前記第1所定時間を調整可能に直列に連結した多数
個の単位遅延器を備える第1遅延部と、 前記フィードバッククロック信号の立上りエッジの位相
と前記デューティサイクル補正器の出力信号の立上りエ
ッジの位相とを比較してその位相差を出力する第1位相
比較器と、 前記第1位相比較器の出力をラッチさせる第1レジスタ
ーと、 前記第1遅延部と前記第1レジスターに連結され、前記
第1レジスターの出力に応答して前記第1遅延部から出
力される多数個の出力信号のうち何れか1つを選択して
前記波形混合器に伝達する第1マルチプレクサ具備する
ことを特徴とする請求項9に記載の半導体メモリ装置。 - 【請求項16】 前記第2遅延同期回路は、 前記外部クロック信号を前記第2所定時間だけ遅延さ
せ、前記第2所定時間を調整可能に直列に連結した多数
個の単位遅延器を備える第2遅延部と、 前記フィードバッククロック信号の反転信号の立上りエ
ッジの位相と前記デューティサイクル補正器の出力信号
の反転信号の立上りエッジの位相とを比較してその位相
差を出力する第2位相比較器と、 前記第2位相比較器の出力をラッチさせる第2レジスタ
ーと、 前記第2遅延部と前記第2レジスターに連結され、前記
第2レジスターの出力に応答して前記第2遅延部から出
力される多数個の出力信号のうち何れか1つを選択して
前記波形混合器に伝達する第2マルチプレクサとを具備
することを特徴とする請求項9に記載の半導体メモリ装
置。 - 【請求項17】 遅延同期方法において、 外部クロック信号のデューティサイクルを補正する段階
と、 前記デューティサイクルの補正されたクロック信号の位
相とフィードバッククロック信号の位相とを比較してそ
の結果に応答して前記外部クロック信号を第1所定時間
だけ遅延させて第1クロック信号を発生する段階と、 前記デューティサイクルの補正されたクロック信号と前
記フィードバッククロック信号とを反転させる段階と、 前記デューティサイクルの補正されたクロック信号の反
転信号の位相と前記フィードバッククロック信号の反転
信号の位相とを比較してその結果に応答して前記外部ク
ロック信号を第2所定時間だけ遅延させて第2クロック
信号を発生する段階と、 前記第1クロック信号のエッジと前記第2クロック信号
のエッジに同期させて内部クロック信号を発生する段階
とを具備することを特徴とする遅延同期方法。 - 【請求項18】 前記遅延同期方法は、前記内部クロッ
ク信号を第3所定時間だけ遅延させて前記フィードバッ
ククロック信号を発生する段階をさらに具備することを
特徴とする請求項17に記載の遅延同期方法。 - 【請求項19】 前記内部クロックを発生する段階は、
前記内部クロック信号を前記第1クロック信号の立上り
エッジと前記第2クロック信号の立下りエッジに同期さ
せる段階を具備することを特徴とする請求項17に記載
の遅延同期方法。 - 【請求項20】 前記内部クロックを発生する段階は、
前記内部クロック信号の立上りエッジを前記第1クロッ
ク信号の立上りエッジに同期させ、前記内部クロック信
号の立下りエッジを前記第2クロック信号の立下りエッ
ジに同期させる段階を具備することを特徴とする請求項
19に記載の遅延同期方法。 - 【請求項21】 前記第1クロック信号を発生する段階
は、前記フィードバッククロック信号の立上りエッジが
前記デューティサイクルの補正されたクロック信号の立
上りエッジに同期するまで前記第1所定時間を調整する
段階を具備することを特徴とする請求項17に記載の遅
延同期方法。 - 【請求項22】 前記第2クロック信号を発生する段階
は、前記フィードバッククロック信号の反転信号の立上
りエッジが前記デューティサイクルの補正されたクロッ
ク信号の反転信号の立上りエッジに同期するまで前記第
2所定時間を調整する段階を具備することを特徴とする
請求項17に記載の遅延同期方法。 - 【請求項23】 前記第1クロック信号を発生する段階
は、 前記外部クロック信号を前記第1所定時間だけ遅延させ
る段階と、 前記フィードバッククロック信号の立上りエッジと前記
デューティサイクルの補正されたクロック信号の立上り
エッジの位相差を算出する段階と、 前記位相差をラッチさせる段階と、 前記ラッチされた位相差に応答して前記第1所定時間を
調整する段階とを具備することを特徴とする請求項17
に記載の遅延同期方法。 - 【請求項24】 前記第2クロック信号発生段階は、 前記外部クロック信号を前記第2所定時間だけ遅延させ
る段階と、 前記フィードバッククロック信号の反転信号の立上りエ
ッジと前記デューティサイクルの補正されたクロック信
号の反転信号の立上りエッジの位相差を算出する段階
と、 前記位相差をラッチさせる段階と、 前記ラッチされた位相差に応答して前記第2所定時間を
調整する段階とを具備することを特徴とする請求項17
に記載の遅延同期方法。
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