JP2736702B2 - 非同期検出回路 - Google Patents
非同期検出回路Info
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Description
する非同期検出回路に利用する。
同期ループ)回路を有する信号処理装置の非同期検出回
路に利用する。
延回路を介して位相補正を行った位相補正信号との位相
差より入出力信号の同期状態および非同期状態を判別す
る非同期検出回路において、 入力信号および位相補正信号をそれぞれ2n個(nは
自然数)に分周し、分周されたそれぞれ2n個の分周信
号間の位相比較を行い、その結果により同期状態および
非同期状態の判定を行うようにすることにより、 入力信号にたとえジッタが存在する場合にも正しく安
定に動作するようにしたものである。
信号とを1個の位相比較器で位相比較して、同期および
非同期の判定を行っていた。
示す第一従来例のブロック構成図、および第2図はその
具体的回路例の要部を示す第二従来例の回路図である。
号102の位相補正された位相補正信号103とを位相比較器
3で位相比較し、位相比較器3の出力信号108を判定回
路4にて同期および非同期の判定を行い、判定結果信号
109を出力する。
ものとするための位相補正用に挿入する。
路4の部分を示しており、位相比較器3としてのD型の
フリップフロップ9と、フリップフロップ9の出力を平
滑化する平滑回路11と、判定回路としてのコンパレータ
13と、コンパレータ13に一定の基準電圧を与える基準電
圧発生器16とを含んでいる。
るフリップフロップ9へ入力される入力信号101と位相
補正信号103とは、位相差がπ/2[rad]になるように、
第3図に示す遅延回路5で位相補正され、フリップフロ
ップ9の出力信号205は常に一定値を保ち、平滑回路11
で平滑した平滑電圧201は出力信号205に等しい値V[ボ
ルト]になる。
号101と位相補正信号103との位相差は確定せず、フリッ
プフロップ9の出力信号205は、周波数差に応じた矩形
波信号となる。平滑回路11を通した矩形波信号の平滑電
圧201は、同期状態の電圧Vに対し、V/2[ボルト]にな
る。
平滑電圧201を、基準電圧発生器16からの基準電圧202で
ある3/4V[ボルト]と比較することにより、平滑電圧20
1の方が高ければ「1」、低ければ「0」を、判定結果
信号110として出力する。
にジッタが存在する場合、例えば0.5UIppより大きいジ
ッタにより、フリップフロップ9の出力信号205は同期
状態にもかかわらず、ジッタ周波数に応じた矩形波信号
となる。これはあたかも、非同期状態であるがごとく判
定され、非同期検出回路としての安定な動作ができない
欠点があった。
入力信号にジッタがある場合にも、正しく同期・非同期
の判定を行い、安定な動作を行う非同期検出回路を提供
することにある。
を出力するPLL回路を備えた非同期検出回路において、
前記入力信号を入力して2π/2n(nは自然数)ずつ位
相の異なる2n個の第一の分周信号を出力する第一の分
周器と、前記出力信号の位相を補正し同期状態時に前記
第一の分周信号に対して第二の分周信号が相対的にπ/2
の位相差となるような位相補正信号を出力する遅延回路
と、前記位相補正信号を入力し前記第一の分周器と同じ
分周比を有し第二の分周信号を出力する第二の分周器
と、前記第一の分周信号の位相と前記第二の分周信号の
位相とをそれぞれ比較する2n個の位相比較器と、各位
相比較器からの出力信号を入力し前記入力信号および前
記出力信号の同期状態および非同期状態の判別を行い判
別結果信号を出力する判定回路とを備えたことを特徴と
する。
ータと前記各位相比較器の出力信号を平滑し平滑電圧を
それぞれ各コンパレータの入力の一端に入力する2n個
の平滑回路と、前記各コンパレータの入力の他端に所定
の基準電圧を入力する基準電圧発生器と、前記各コンパ
レータの出力信号の論理和をとり判定結果信号を出力す
る論理和回路とを含むことができる。
の分周信号に分周されると、各分周信号に加えられるジ
ッタは1/2nに減少する。
合には各分周信号に加えられるジッタは、0.5UIppにな
り、正しく同期状態を判別できることになる。
号に1.0UPppのジッタが存在しても正しく判別すること
ができる。
のうち必ず一つは同期状態の「1」を出力するので、論
理和回路で各位相比較器の出力信号の論理和をとること
により、正しく安定に同期状態を判別できる。
る。
で、本発明の基本的構成を示す。また、第2図は本発明
の第二実施例の要部を示す回路図で、n=1の場合にお
ける第1図の分周器、位相比較器および判定回路部分の
具体例を示す。
い出力信号102を出力するPLL回路6と、出力信号102の
位相を入力信号に対してほぼπ/2位相差を保持するよう
に補正し位相補正信号103を出力する遅延回路5とを備
えた非同期検出回路において、本発明の特徴とするとこ
ろの、入力信号101を入力して互いに2π/2n(nは自然
数)ずつ位相の異なる2n個の第一の分周信号104を出力
する第一の分周器1と、位相補正信号103を入力し第一
の分周器1と同じ分周比を有し第二の分周信号105を出
力する第二の分周器2と、第一の分周信号104の位相と
第二の分周信号105の位相とをそれぞれ比較出力結果を
出力する2n個の位相比較器(1)3a〜(2n)3iと、各
位相比較器(1)3a〜(2n)3iの出力信号106を入力し
入力信号101および出力信号102の同期状態および非同期
状態の判別を行い判定結果信号107を出力する判定回路4
aとを備えている。
合、第一の分周器1ならびに第二の分周器2はそれぞれ
分周信号111および112、ならびに分周信号113を出力す
るD型のフリップフロップ7ならびに8で構成され、位
相比較器(1)3aおよび(2n)3iもD型のフリップフ
ロップ9および10で構成される。
と、位相比較器としてのフリップフロップ9および10の
出力信号205aおよび205bを平滑し平滑電圧201aおよび20
1bをそれぞれ各コンパレータ13および14の正転入力端子
に入力する2個の平滑回路11および12と、各コンパレー
タ13および14の反転入力端子に所定の基準電圧202を入
力する基準電圧発生器16と、各コンパレータ13および14
の出力信号203および204の論理和をとり判定結果信号11
4を出力する論理和回路15とで構成される。
ついて説明する。
る入力信号101と位相補正信号103は、同期状態時、分周
信号111と113との位相差がπ/2、分周信号112と113との
位相差が3π/2、または分周信号111と113との位相差が
3π/2、分周信号112と113との位相差がπ/2になるよう
に、第1図に示す遅延回路5で位相補正されている。
よび10の出力信号205aおよび205bは常に一定値を保ち、
平滑回路11で平滑した平滑電圧201aは出力信号205aに、
平滑電圧201bは出力信号205bに等しい値になる。
の不確定性のために、分周信号111と113、ならびに分周
信号112と113との位相差は、π/2[rad]または3/2π
[rad]の種類存在し、従って、フリップフロップ9お
よび10の出力信号205aおよび205bの平滑電圧201aおよび
201bは、V[ボルト]または0[ボルト]の2値をと
る。例えば、平滑電圧201aがV[ボルト]なら、201bは
0[ボルト]、逆に201aが0[ボルト]なら201bはV
[ボルト]をとる。
施例のフリップフロップはセット端子/リセット端子お
よびそれに準ずるセット/リセット制御信号を持たず
に、電源投入時に出力であるQおよびその反転出力に
は“0"、“1"のどちらの値が出力されるか確定できない
ことをいう。電源投入後、クロック入力(C)である10
3および101の立ち上がりにより、その立ち上がる以前の
データ端子(D)のデータを出力するため、図2のよう
にデータに以前の出力の反転を入力すると、初期値が
“0"か“1"の両方の値を取りうる。1個のフリップフロ
ップを使用した分周器では、クロック入力の立ち上がり
ごとに出力の変化点が生ずることを利用しているので、
フリップフロップの出力反転信号をデータ端子に入力す
ることで、クロック入力の立ち上がりごとに、出力が
“0"、“1"を繰り返し、クロック入力の2倍の周期をも
つ2分周クロック出力となる。ここで、電源投入時のフ
リップフロップ出力の値によって2分周クロックの値が
“0"の値から開始するか“1"の値から開始するのかが決
定するが、前述のようにフリップフロップ出力には電源
投入時不確定性があるため、分周結果にも不確定性が生
じる。
と、2n分周によって生ずる2n通りの位相が存在し、2
n種類の全ての位相に対応しようとする2n個の位相比較
器が必要となる。
を基準電圧発生器16からの基準電圧202である3/4V[ボ
ルト]と比較し、平滑電圧の方が電圧が高ければ「1」
を、低ければ「0」を出力信号203および204として出力
する。
1bはどちらか一方が必ず基準電圧202より高い電圧にあ
るため、コンパレータ13および14の出力信号203および2
04のどちらか一方は必ず「1」であり、出力信号203お
よび204の論理和をとる論理和回路15の出力である判定
結果信号114は、常に「1」で、同期の判定を行う。
および10に入力される分周信号111と113ならびに分周信
号112と113の位相差は確定せず、フリップフロップ9お
よび10の出力信号205aおよび205bは周波数差に応じた矩
形波信号となる。平滑回路11および12を通した矩形波信
号の平滑電圧201aおよび201bは、両方ともにV/2[ボル
ト]になる。コンパレータ13および14で基準電圧202で
ある3/4V[ボルト]とこの平滑電圧201aおよび201bとを
それぞれ比較すると、出力信号203および204はどちらも
「0」となり、出力信号203および204の論理和をとる論
理和回路15の出力である判定結果信号114は「0」で、
非同期の判定を得る。
持つ構成であれば、同期状態時、入力信号101に0.5UIpp
以上のジッタが加わったとしても、1UIpp以下であれ
ば、位相比較器であるフリップフロップ9および10の出
力信号205aおよび205bは矩形波信号にはならず、コンパ
レータ13および14の出力信号203および204のどちらか一
方は必ず「1」であり、判定結果信号114も「1」で、
入力信号101にジッタの無い場合と変わらず、同期の判
定を得ることができる。
成とすれば、同期状態時は2n個の位相比較器の出力信
号のうち必ず一つは同期状態の「1」を出力しているた
め、入力信号101に2n-1UIpp以下のジッタが加わったと
しても、判定結果は必ず同期状態をとる。
力信号のジッタに対しても、安定な動作を行う。
力信号の分周結果と出力信号の分周結果とを位相比較し
て同期・非同期の監視を行うため、2n分周を行えば、
同期時の入力信号の最大2n-1UIpp以下のジッタに対し
て耐力をもつ非同期検出回路が実現でき、その効果は大
である。
器(1)、3i……位相比較器(2n)、4、4a……判定
回路、5……遅延回路、6……PLL回路、7〜10……フ
リップフロップ、11、12……平滑回路、13、14……コン
パレータ、15……論理和回路、16……基準電圧発生器、
101……入力信号、102……出力信号、103……位相補正
信号、104、105、111、112、113……分周信号、106、10
8……(位相比較器の)出力信号、107、109、110、114
……判定結果信号、201、201a、201b……平滑電圧、202
……基準電圧、203、204……(コンパレータの)の出力
信号、205、205a、205b……(フリップフロップ9、10
の)出力信号。
Claims (2)
- 【請求項1】入力信号を入力し位相制御を行い出力信号
を出力するPLL回路を備えた非同期検出回路において、 前記入力信号を入力して2π/2n(nは自然数)ずつ位
相の異なる2n個の第一の分周信号を出力する第一の分
周器と、 前記出力信号の位相を補正し同期状態時に前記第一の分
周信号に対して第二の分周信号が相対的にπ/2の位相差
となるような位相補正信号を出力する遅延回路と、 前記位相補正信号を入力し前記第一の分周器と同じ分周
比を有し第二の分周信号を出力する第二の分周器と、 前記第一の分周信号の位相と前記第二の分周信号の位相
とをそれぞれ比較する2n個の位相比較器と、 各位相比較器からの出力信号を入力し前記入力信号およ
び前記出力信号の同期状態および非同期状態の判別を行
い判別結果信号を出力する判定回路と を備えたことを特徴とする非同期検出回路。 - 【請求項2】前記判定回路は、2n個のコンパレータと
前記各位相比較器の出力信号を平滑し平滑電圧をそれぞ
れ各コンパレータの入力の一端に入力する2n個の平滑
回路と、前記各コンパレータの入力の他端に所定の基準
電圧を入力する基準電圧発生器と、前記各コンパレータ
の出力信号の論理和をとり判定結果信号を出力する論理
和回路とを含む請求項1に記載の非同期検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2326347A JP2736702B2 (ja) | 1990-11-28 | 1990-11-28 | 非同期検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2326347A JP2736702B2 (ja) | 1990-11-28 | 1990-11-28 | 非同期検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04196817A JPH04196817A (ja) | 1992-07-16 |
JP2736702B2 true JP2736702B2 (ja) | 1998-04-02 |
Family
ID=18186774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2326347A Expired - Fee Related JP2736702B2 (ja) | 1990-11-28 | 1990-11-28 | 非同期検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2736702B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4162648B2 (ja) * | 2004-10-12 | 2008-10-08 | 独立行政法人科学技術振興機構 | ロック検出装置及び光フェーズロックループシステム |
-
1990
- 1990-11-28 JP JP2326347A patent/JP2736702B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04196817A (ja) | 1992-07-16 |
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