KR950007458B1 - Clock syncronous circuit - Google Patents
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Abstract
Description
제1도는 종래의 클럭동기회로의 회로도.1 is a circuit diagram of a conventional clock synchronization circuit.
제2a도 내지 제2e도는 제1도에 도시된 클럭동기회로에 대한 동작파형도.2A to 2E are operational waveform diagrams for the clock synchronization circuit shown in FIG.
제3도는 본 발명에 의한 클럭동기회로의 일 실시예에 따른 블럭도.3 is a block diagram according to an embodiment of a clock synchronization circuit according to the present invention.
제4도는 제3도에 도시된 클럭동기회로의 상세회로도.4 is a detailed circuit diagram of the clock synchronizing circuit shown in FIG.
제5a도 내지 제6h도는 제4도에 도시된 클럭동기회로에 대한 동작파형도.5A to 6H are operational waveform diagrams for the clock synchronization circuit shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 주파수체배부 20 : 데이타출력부10: frequency multiplication unit 20: data output unit
30 : 클럭제어부 40 : 주파수분주부30: clock control unit 40: frequency division unit
본 발명은 디지탈신호 처리회로에 있어서 클럭동기회로에 관한 것으로, 특히 엣지검출시 지터(jitter)성분을 포함하는 비동기신호의 클럭동기를 위한 클럭동기회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock synchronization circuit in a digital signal processing circuit, and more particularly, to a clock synchronization circuit for clock synchronization of an asynchronous signal including a jitter component during edge detection.
종래이 입력데이타에 대한 클럭동기회로는 제1도에 도시된 바와 같이 디 플립플롭(1)으로 구성되었다.Conventionally, the clock synchronizing circuit for the input data is composed of the de-flip flop 1 as shown in FIG.
제2a도에 도시된 바와 같이 디 플립플롭(1)의 클럭단자로 클럭신호(CK)가 입력되고, 디 플립플롭(1)의 입력단자(D)로 입력 데이타(Din)가 제2b도 내지 제2d도에 도시된 바와 같이 입력될 때이 입력데이타(Din)가 TA의 어느 구간에서 입력되어도 디 플립플롭(1)의 출력은 제2e도에 도시된 바와 같이 입력데이타(Din)가 입력된 후 클럭신호(제2a도)의 첫번째 상승엣지에서 출력된다.As shown in FIG. 2A, the clock signal CK is input to the clock terminal of the de-flop flop 1, and the input data Din is input to the input terminal D of the de-flop flop 1 from FIGS. When the input data Din is input in any section of T A when it is input as shown in FIG. 2d, the output of the de-flip-flop 1 is input as shown in FIG. 2e. It is output at the first rising edge of the post clock signal (Figure 2a).
여기서, 출력데이타의 tQ(Quantizing Error : 일명 동기화시간 에러)의 범위는Here, the range of t Q (Quantizing Error) of output data is
0＜tQ＜클럭신호(CK)의 1주기………………………………………………(1)0 <t Q <1 period of clock signal CK... … … … … … … … … … … … … … … … … … (One)
가 된다.Becomes
이 tQ의 범위가 (1)식에 도시된 바와 같이 0에서 최대 클럭신호이 1주기로서 일정치 않아 에지검출시 정밀하게 제어할 수 없는 문제점이 있었다.As shown in Equation (1), the range of this t Q is not constant as one cycle in the maximum clock signal, so that there is a problem that precise control cannot be performed during edge detection.
따라서, 본 발명의 목정은 엣지검출회로에 있어서 비동기신호를 클럭동기에 맞추어 출력할 때 동기화시간 에러를 클럭주기의 1/2 주기로 줄여 정밀한 제어가 가능한 클럭동기회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a clock synchronization circuit capable of precise control by reducing the synchronization time error to one half of a clock period when outputting an asynchronous signal in synchronization with a clock synchronization in an edge detection circuit.
상술한 목적을 달성하기 위하여, 본 발명에 의한 클럭동기회로는 비동기 데이타신호를 클럭신호에 따라 동기 데이타 신호로 형성하기 위한 클럭동기회로에 있어서 : 상기 클럭신호의 엣지를 검출하여 엣지검출신호를 발생하는 엣지검출수단 ; 상기 엣지검출신호에 따라 상기 비동기 데이타신호를 제1동기 데이타신호로 형성해서 출력하는 제1동기수단 ; 및 상기 엣지검출신호에 따라 상기 제1동기 데이타신호를 제2동기 데이타신호로 형성해서 출력하는 제2동기수단을 구비하여 상기 비동기 데이타신호의 동기화시간 에러를 클럭신호의 반주기이내로 줄일 수 있는 것을 특징으로 하고 있다.In order to achieve the above object, a clock synchronization circuit according to the present invention is a clock synchronization circuit for forming an asynchronous data signal into a synchronous data signal according to a clock signal: generating an edge detection signal by detecting an edge of the clock signal. Edge detection means; First synchronous means for forming and outputting the asynchronous data signal as a first synchronous data signal in accordance with the edge detection signal; And second synchronizing means for forming and outputting the first synchronizing data signal as a second synchronizing data signal according to the edge detection signal to reduce the synchronization time error of the asynchronous data signal within a half period of a clock signal. I am doing it.
이하, 첨부된 도면을 참조하여 본 발명에 의한 클럭동기회로의 바람직한 실시예를 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the clock synchronization circuit according to the present invention.
제3도는 본 발명에 의한 클럭동기회로의 일 실시예에 따른 블럭도이다.3 is a block diagram according to an embodiment of a clock synchronization circuit according to the present invention.
본 발명의 구성은 입력되는 클럭신호(CKin)의 주파수를 2배로 체배하는 주파수체배부(10)와, 입력데이타(Din)를 주파수체배부(10)의 체배된 클럭신호에 동기를 맞추어 입력클럭신호의 1/2주기에 해당하는 동기화시간 에러범위를 갖도록 출력하는 데이타출력부(20)와, 주파수체배부(10)의 체베된 주파수에 대응되게 주파수를 분주하는 주파수분주부(40)와, 데이타출력부(20)로부터 출력되는 데이타와 주파수분주부(40)의 출력을 입력하여 출력데이타(Dout)의 천이시점에서 주파수분주부(40)의 출력클럭 신호의 위상이 항상 일정한 형태로 출력되도록 주파수분주부(40)의 출력을 반전 또는 비반전되도록 제어하는 클럭제어부(30)로 되어 있다.According to the configuration of the present invention, the frequency multiplier 10 multiplies the frequency of the input clock signal CKin and the input clock Din is synchronized with the multiplied clock signal of the frequency multiplier 10 to synchronize the input clock. A data output unit 20 for outputting a synchronization time error range corresponding to one-half cycle of the signal, a frequency divider 40 for dividing a frequency corresponding to the embedded frequency of the frequency multiplier 10, Input the data output from the data output unit 20 and the output of the frequency divider 40 so that the phase of the output clock signal of the frequency divider 40 is always output in a constant form at the time of the output data Dout. The clock control section 30 controls the output of the frequency division section 40 to be inverted or non-inverted.
제4도는 제3도에 도시된 클럭동기회로의 상세회로도이다.FIG. 4 is a detailed circuit diagram of the clock synchronization circuit shown in FIG.
제4도에 의하면, 주파수체배부(10)는 유입되는 입력클럭신호(CK in)를 인버팅시키는 제1 내지 제3인버터(11－13)와, 입력클럭신호(CK in)와 제3인버터(13)의 출력을 부정배타논리합하는 부정배타 논리합소자(14)로 되어 있다.Referring to FIG. 4, the frequency multiplier 10 includes first to third inverters 11-13 for inverting the incoming input clock signal CK in, input clock signals CK in, and third inverter. The negative exclusive logic sum element 14 which performs negative exclusive logic on the output of (13).
데이타출력부(20)는, 데이타입력단자(D)는 입력데이타(Din)를 입력하고, 클럭단자는 부정배타논리합소자(14)의 출력단자에 접속되는 제1디 플립플롭(21)과, 데이타입력단자(D)는 제1디 플립플롭(21)의 비반전 출력단자(YQ)에 접속되고, 클럭단자는 부정배타논리합소자(14)의 출력단자에 접속되는 제2디 플립플롭(22)으로 되어 있다. 여기서, 제1디 플립플롭(21)은 제1동기수단이 될 수 있고, 제2디 플립플롭(22)는 제2디 플립플롭(22)는 제2동기수단이 될 수 있다.The data output unit 20 includes a first di flip-flop 21 connected to an input data Din of the data input terminal D, and a clock terminal of which is connected to an output terminal of the negative exclusive logic element 14; The data input terminal D is connected to the non-inverting output terminal YQ of the first di flip-flop 21, and the clock terminal is connected to the output terminal of the non-exclusive logic device 14. ) Here, the first di flip-flop 21 may be a first synchronous means, the second di flip-flop 22 may be a second synchronous flip flop 22.
클럭제어부(30)는, 제1입력단자는 제2디 플립플롭(22)의 비반전출력단자(YQ)에 접복되고 제2입력단자는 제1디 플립플롭(21)의 반전출력단자(NQ)에 접속되는 낸드게이트(31)와, 제1입력단자는 낸드게이트(31)의 출력단자에 접속되는 앤드게이트( 32)로 되어 있다. 클럭제어부(30)는 천이검출수단이 될 수 있다.In the clock controller 30, the first input terminal is folded to the non-inverting output terminal YQ of the second di flip-flop 22, and the second input terminal is the inverted output terminal NQ of the first di flip-flop 21. ) And the first input terminal are the AND gate 32 connected to the output terminal of the NAND gate 31. The clock controller 30 may be a transition detection means.
주파수분주부(40)는, 데이타입력단자(D)는 앤드게이트(32)의 출력단자에 접속되고, 클럭단자는 부정배타논리합소자(14)의 출력단자에 접속되며, 비반전출력단자(YQ)로는 출력클럭신호(CKout)가 출력되고, 반전출력단자(NQ)는 앤드게이트(32)의 제2입력단자에 접속되는 제3디 플립플롭으로 되어 있다. 주파수 분주부(40)는 클럭출력수단이 될 수 있다.In the frequency divider 40, the data input terminal D is connected to the output terminal of the AND gate 32, the clock terminal is connected to the output terminal of the non-exclusive logic device 14, and the non-inverted output terminal YQ. The output clock signal CKout is outputted as a signal, and the inverted output terminal NQ is a third di flip-flop connected to the second input terminal of the AND gate 32. The frequency divider 40 may be a clock output means.
이어서, 제4도의 동작을 제5a도 내지 제6h도에 도시된 파형도와 결부시켜 서령하기로 한다.Next, the operation of FIG. 4 will be combined with the waveform diagrams shown in FIGS. 5A to 6H.
제4도에 의하면, 제5a도에 도시된 바와 같은 입력데이타(Din)가 제1디 플립플롭(21)에 입력된다.According to FIG. 4, input data Din as illustrated in FIG. 5A is input to the first di flip-flop 21.
이때, 제5b도에 도시된 바와 같은 입력클럭신호(CKin)는 주파수체배부(10)에 입력된다.At this time, the input clock signal CKin as shown in FIG. 5B is input to the frequency multiplier 10.
주파수체배부(10)의 부정배타논리합소자(14)에서는 입력클럭신호(제5b도)와 제1 내지 제3인버터(11－13)를 통해 반전된 클럭신호를 부정배타논리합하여 제5c도에 도시된 바와 같은 주파수가 2배 체배된 클럭신호를 제1디 플립플롭(21)에 출력한다.In the negative exclusive logic element 14 of the frequency multiplier 10, the negative clock logic inverted by the input clock signal (Fig. 5b) and the inverted clock signal through the first to third inverters 11-13 is shown in Fig. 5c. A clock signal of which the frequency is doubled as shown in the drawing is output to the first di flip-flop 21.
제1디 플립플롭(21)에서는 입력데이타(제5a도)를 체배된 클럭신호(제5c도)에 따라 입력데이타의 천이시점에서 첫번째 클럭신호의 상승엣지에서 천이되는 제5d도에 도시된 신호가 출력된다.In the first di flip-flop 21, the signal shown in FIG. 5d is shifted at the rising edge of the first clock signal at the transition time of the input data according to the clock signal (FIG. 5C) multiplied by the input data (FIG. 5A). Is output.
제2디 플립플롭(22)에서는 제5d도에 도시된 제1디 플립플롭(21)의 출력을 클럭신호(제5c도)에 따라 체배된 클럭신호이 한 클럭분을 지연하여 즉, 입력데이타의 천이시점의 두번째의 상승엣지에서 제5f도에 도시된 바와 같이 최종 데이타가 하강되어 출력된다.In the second di flip-flop 22, a clock signal multiplied by the clock signal (figure 5c) delays the output of the first di flip-flop 21 shown in FIG. At the second rising edge of the transition point, the final data is lowered and output as shown in FIG. 5f.
낸드게이트(31)에서는 제5f도에 도시된 출력데이타(Dout)와 제1디 플립플롭( 21)의 반전출력(제5d도)을 부정논리곱하게 되면 제5e도에 도시된 신호가 출력된다. 즉, 낸드게이트(31)의 출력은 제1디 플립플롭(21)의 출력의 하강에지에서 출력데이타(Dout)의 하강에지까지 ″로우″레벨로 유지된다.In the NAND gate 31, when the output data Dout shown in FIG. 5F and the inverted output (FIG. 5D) of the first D flip-flop 21 are negatively logically multiplied, the signal shown in FIG. 5E is output. . That is, the output of the NAND gate 31 is maintained at the ″ low ″ level from the falling edge of the output of the first di flip-flop 21 to the falling edge of the output data Dout.
앤드게이트(32)에서는 낸드게이트(31)의 출력과 제3디 플립플롭(40)의 반전출력을 논리곱하여 다시 제3디 플립플롭(41)에 입력시킨다.In the AND gate 32, the output of the NAND gate 31 and the inverted output of the third di flip-flop 40 are logically multiplied and input again to the third di flip-flop 41.
이때, 앤드게이트(32)의 출력은 제3디 플립플롭(40)의 반전 출력에 따라 영향을 받으며, 제3디 플립플롭(40)의 초기반전출력은 ″하이″ 또는 ″로우″ 신호형태의 두가지로 입력될 수 있다.In this case, the output of the AND gate 32 is affected by the inverted output of the third di flip-flop 40, and the initial inverted output of the third di flip-flop 40 is in the form of a ″ high ″ or ″ low ″ signal. It can be entered in two ways.
따라서, 제3디 플립플롭(40)에서는 주파수체배부(20)의 체배된 클럭신호(제 5c도)에 따라 앤드게이트(32)의 출력을 입력하여 제5g도 및 제5h도에 도시된 바와 같이 출력될 수 있다.Accordingly, in the third di flip-flop 40, the output of the AND gate 32 is input in accordance with the multiplied clock signal of the frequency multiplier 20 (FIG. 5C), as shown in FIGS. 5G and 5H. It can be output as well.
여기서, 출력데이타의 천이시점과 동기되어 출력되는 출력클럭에 대해 좀 더 상세히 설명하기로 한다.Here, the output clock output in synchronization with the transition time of the output data will be described in more detail.
1) 제5a도 내지 제5f도에 도시된 바와 같이 출력클럭신호(CKout)가 입력클럭신호(CKin)와 동일위상을 가지며 출력데이타(Dout)가 입력클럭신호(CKin)의 ″로우″레벨에서 천이되는 경우 출력데이타(Dout)의 천이시점(t11)에서 제5g도에 도시된 바와 같이 출력클럭신호(CKout)가 하강에지이면 반전되지 않고 출력된다.1) As shown in FIGS. 5A to 5F, the output clock signal CKout has the same phase as the input clock signal CKin and the output data Dout is at the ″ low ″ level of the input clock signal CKin. When the transition occurs, as shown in FIG. 5G at the transition time t11 of the output data Dout, when the output clock signal CKout is a falling edge, the output signal is not reversed.
즉, 출력데이타의 천이시점(t1)은 출력클럭신호(CKout)가 원래 ″로우″가 될 부분이므로 그 상태 그대로 즉 반전되지 않고 출력된다.That is, since the transition time point t1 of the output data is a portion where the output clock signal CKout is originally "low", it is output as it is, without being inverted.
2) 제5a도 내지 제5f도에 도시된 바와 같이 출력클럭신호(CKout)가 입력클럭신호(CKin)와 180°위상차를 가지며 출력데이타(Dout)의 천이시점(t11)이 입력클럭신호(CKin)의 ″로우″레벨에서 천이되는 경우 낸드게이트(31)의 출력(제5e도)이 ″로우″레벨을 유지할 때까지는 동일하지만 출력데이타의 천이시점(t11)에서 출력클럭신호는 낸드게이트(31)의 출력에 의해 강제로 ″로우″가 유지된 후 계속 제3디 플립플롭 (40)에 의해 토글링(toggling)된 데이타가 출력되기 때문에 천이시점(t11)을 기준으로 제5h도에 도시된 바와 같이 출력클럭신호(CKout)가 반전되어 출력된다.2) As shown in FIGS. 5A to 5F, the output clock signal CKout has a 180 ° phase difference from the input clock signal CKin, and the transition time t11 of the output data Dout is the input clock signal CKin. Transition at the ″ low ″ level of the NAND gate 31 is the same until the output of the NAND gate 31 (figure 5e) remains at the ″ low ″ level, but the output clock signal at the transition time t11 of the output data is the NAND gate 31 Shown in FIG. 5h on the basis of the transition time t11 because the data toggled by the third D flip-flop 40 is continuously output after the ″ low ″ is maintained by the output of As described above, the output clock signal CKout is inverted and output.
3) 제6a도 내지 제6e도에 도시된 바와 같이 출력클럭신호(CKout)가 입력클럭신호(CKin)와 위상차없이 출력데이타(Dout)가 입력클럭신호(CKin)의 ″하이″레벨에서 천이되는 경우 낸드게이트(31)의 출력(제6e도)이 ″로우″레벨로 유지할 때까지는 동일하지만 출력데이타(Dout)이 천이시점(t12)에서 출력클럭신호(CKout)는 낸드게이트(31)의 출력에 의해 강제로 ″로우″가 유지된 후 계속 제3디 플립플롭(41)에 의해 토글링(toggling)된 데이타가 출력되기 때문에 천이시점(t12)를 기준으로 제6g도에 도시된 바와 같이 출력클럭신호(CKout)가 반전되어 출력된다.3) As shown in FIGS. 6A to 6E, the output clock signal CKout transitions at the ″ high ″ level of the input clock signal CKin without a phase difference from the input clock signal CKin. In this case, the output of the NAND gate 31 is the same until the output (Fig. 6e) is maintained at the ″ low ″ level, but the output clock signal CKout is the output of the NAND gate 31 at the time t12 of the output data Dout. As shown in FIG. 6G on the basis of the transition time point t12, since the data continuously toggled by the third D flip-flop 41 is output after the ″ low ″ is maintained by The clock signal CKout is inverted and output.
4) 제6a도 내지 제6f도에 도시된 바와 같이 출력클럭신호(CKout)가 입력클럭신호(CKin)와 180°위상차를 가지며 출력데이타(Dout)가 입력클럭신호(CKin)의 하이레벨에서 천이되는 경우 출력데이타(Dout)의 천이시점(t12)에서 출력클럭신호( CKout)가 하강에지이면 제6h도에 도시된 바와 같이 반전되지 않고 출력된다.4) As shown in FIGS. 6A to 6F, the output clock signal CKout has a 180 ° phase difference from the input clock signal CKin and the output data Dout transitions at a high level of the input clock signal CKin. If the output clock signal CKout is a falling edge at the transition time t12 of the output data Dout, the output signal is not inverted as shown in FIG. 6h.
즉, 천이시점(t12)은 출력클럭신호(CKout)가 원래 ″로우″가 될 부분이므로 그 상태 그대로 즉 반전되지 않고 출력된다.That is, the transition time point t12 is the portion where the output clock signal CKout is originally "low" and is output as it is, without being inverted.
따라서, 제5f도 및 제6f도에 도시된 바와 같이 출력데이타이 천이시점(t11 또는 t12)을 전후 즉, ta, tb, tc,td모두 동기화시간에러가 1/2클럭주기로 항상 일정하게 유지될 수 있고 동기화시간에러가 ＜tQ＜/클럭주기로 종래의 방식보다 /로 줄어들 수 있다.Therefore, as shown in FIGS. 5f and 6f, the synchronization time error is always constant at 1/2 clock periods before and after the output data transition time point t11 or t12, that is, t a , t b , t c , t d. The synchronization time error can be reduced to / than the conventional method with <t Q </ clock period.
본 발명을 요약하면, 비동기신호의 천이시점에서 출력클럭신호가 하이레벨이나 로우레벨중 어느 부분에 있는지를 검출하여 비동기신호의 천이시점이후 하이레벨이 지속되는 경우에는 출력클럭신호가 현재 상태를 그대로 유지하나 로우레벨이 지속되는 경우에는 출력클럭신호가 반전되어 출력된다.In summary, the present invention detects whether the output clock signal is at the high level or the low level at the time of transition of the asynchronous signal, and if the high level continues after the time of transition of the asynchronous signal, the output clock signal remains in its current state. If it is maintained but the low level is maintained, the output clock signal is inverted and output.
이와 같은 방법으로 동기된 신호인 출력데이타와 출력클럭신호를 출력하게 되면 1/2클럭주기로 동기화시간 에러를 갖게되고 항상 동일한 위치에서 출력데이타가 출력되고 출력데이타 출력된 후 출력클럭의 위상이 항상 일정하게 된다.When output data and output clock signal, which are synchronized signals, are output in this way, there is a synchronization time error every 1/2 clock cycle, and the output data is always output at the same position and the output clock is always out of phase after output data is output. Done.
이상으로 상술한 바와 같이 본 발명에 의한 클럭동기회로는 에지검출시 비동기신호의 클럭동기시 동기화시간 에러를 1/2입력클럭주기로 줄여 정밀한 제어가 가능한 효과가 있다.As described above, the clock synchronization circuit according to the present invention has the effect of precise control by reducing the synchronization time error during clock synchronization of the asynchronous signal during the edge detection to 1/2 input clock period.
Claims (1)
Priority Applications (1)
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|---|---|---|---|
| KR1019930002579A KR950007458B1 (en) | 1993-02-24 | 1993-02-24 | Clock syncronous circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019930002579A KR950007458B1 (en) | 1993-02-24 | 1993-02-24 | Clock syncronous circuit |
Publications (2)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019930002579A KR950007458B1 (en) | 1993-02-24 | 1993-02-24 | Clock syncronous circuit |
Country Status (1)
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1993
- 1993-02-24 KR KR1019930002579A patent/KR950007458B1/en not_active IP Right Cessation
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| KR940020680A (en) | 1994-09-16 |
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