JPH08329686A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH08329686A JPH08329686A JP7307567A JP30756795A JPH08329686A JP H08329686 A JPH08329686 A JP H08329686A JP 7307567 A JP7307567 A JP 7307567A JP 30756795 A JP30756795 A JP 30756795A JP H08329686 A JPH08329686 A JP H08329686A
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Abstract
(57)【要約】
【目的】タイミング設計が容易で、動作速度の高速化を
図れ、しかも誤動作の発生を防止でき、的確な動作を実
現できる強誘電体記憶装置を提供する。 【構成】ローデコーダ１によりワード線ＷＬ１，ＲＷＬ
１に印加される駆動信号ＤＲ１，ＲＤＲ１を受けて、駆
動信号ＤＲ１，ＲＤＲ１のレベルがローレベル（０Ｖ）
からハイレベル〔（ＶCC＋１Ｖ）〕へ切り換わったこと
を検出して、この切り換わりから所定時間だけ遅延させ
た時間に、あらかじめ設定した幅を有する電源電圧ＶCC
レベルの駆動パルス信号ＤＲ２，ＲＤＲ２を生成してプ
レート線ＰＬ、ＲＰＬにそれぞれ出力するパルス発生回
路２ａ，２ｂを設ける。
図れ、しかも誤動作の発生を防止でき、的確な動作を実
現できる強誘電体記憶装置を提供する。 【構成】ローデコーダ１によりワード線ＷＬ１，ＲＷＬ
１に印加される駆動信号ＤＲ１，ＲＤＲ１を受けて、駆
動信号ＤＲ１，ＲＤＲ１のレベルがローレベル（０Ｖ）
からハイレベル〔（ＶCC＋１Ｖ）〕へ切り換わったこと
を検出して、この切り換わりから所定時間だけ遅延させ
た時間に、あらかじめ設定した幅を有する電源電圧ＶCC
レベルの駆動パルス信号ＤＲ２，ＲＤＲ２を生成してプ
レート線ＰＬ、ＲＰＬにそれぞれ出力するパルス発生回
路２ａ，２ｂを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体の分極反
転を利用した強誘電体記憶装置に関する。
転を利用した強誘電体記憶装置に関する。
【０００２】
【従来の技術】図５に示すようなヒステリシス特性を有
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、１つのスイッチングトランジスタと１つの強誘電体
キャパシタにより１ビットを構成するもの（１Ｔｒ−１
Ｃａｐ方式）、２つのスイッチングトランジスタと２つ
の強誘電体キャパシタにより１ビットを構成するもの
（２Ｔｒ−２Ｃａｐ方式という）との２種類が提案され
ている。
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、１つのスイッチングトランジスタと１つの強誘電体
キャパシタにより１ビットを構成するもの（１Ｔｒ−１
Ｃａｐ方式）、２つのスイッチングトランジスタと２つ
の強誘電体キャパシタにより１ビットを構成するもの
（２Ｔｒ−２Ｃａｐ方式という）との２種類が提案され
ている。
【０００３】図６は、１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図６に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方（第１）の電極が接続された強誘電体キャ
パシタＦＣ１によって１ビットが構成されており、スイ
ッチングトランジスタＴｒ１のゲートがワード線ＷＬ１
に接続され、強誘電体キャパシタＦＣ１の他方（第２）
の電極（プレート電極）がプレート線ＰＬに接続されて
いる。
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図６に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方（第１）の電極が接続された強誘電体キャ
パシタＦＣ１によって１ビットが構成されており、スイ
ッチングトランジスタＴｒ１のゲートがワード線ＷＬ１
に接続され、強誘電体キャパシタＦＣ１の他方（第２）
の電極（プレート電極）がプレート線ＰＬに接続されて
いる。
【０００４】そして、この１Ｔｒ−１Ｃａｐ方式を採用
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。
【０００５】次に、１Ｔｒ−１Ｃａｐ方式を採用した不
揮発性メモリにおける動作を、データの読み出し動作を
例に、図７のタイミングチャートを参照しつつ説明す
る。
揮発性メモリにおける動作を、データの読み出し動作を
例に、図７のタイミングチャートを参照しつつ説明す
る。
【０００６】まず、図示しない列制御系によりビット線
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系であるローデコ
ーダによりワード線ＷＬ１に（Ｖ CC＋αＶ、たとえばα
は１Ｖ）が印加される。これにより、スイッチングトラ
ンジスタＴｒ１が導通状態となる。同様に、リファンレ
ス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）が印加される。
これにより、スイッチングトランジスタＲＴｒ１が導通
状態となる。なお、ワード線ＷＬ１，ＲＷＬ１の設定レ
ベルを（ＶCC＋１Ｖ）としたのは、スイッチングトラン
ジスタのしきい値電圧Ｖｔｈが１Ｖ以下であることか
ら、「＋１Ｖ」してトランジスタによる電圧降下を防ぐ
ためである。
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系であるローデコ
ーダによりワード線ＷＬ１に（Ｖ CC＋αＶ、たとえばα
は１Ｖ）が印加される。これにより、スイッチングトラ
ンジスタＴｒ１が導通状態となる。同様に、リファンレ
ス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）が印加される。
これにより、スイッチングトランジスタＲＴｒ１が導通
状態となる。なお、ワード線ＷＬ１，ＲＷＬ１の設定レ
ベルを（ＶCC＋１Ｖ）としたのは、スイッチングトラン
ジスタのしきい値電圧Ｖｔｈが１Ｖ以下であることか
ら、「＋１Ｖ」してトランジスタによる電圧降下を防ぐ
ためである。
【０００７】そして、ワード線ＷＬ１，ＲＷＬ１と略同
様の立ち上げタイミング、あるいは図７に示すように、
一定のタイミングをおいてプレート線ＰＬおよびＲＰＬ
に電源電圧ＶCCが所定時間印加される。これにより、強
誘電体キャパシタＦＣ１およびＲＦＣ２の分極状態に従
ってビット線ＢＬ１およびＢＬ２の電位が変化する。そ
して、リファレンスセルＲＭＣ１が接続されたビット線
ＢＬ２の電位とメモリセルＭＣ１が接続されたビット線
ＢＬ１の分極状態に応じた電位との差が、図示しないセ
ンスアンプにより検出される。なお、リファレンスセル
ＲＭＣ１は分極反転させずに使用されるため、再書き込
み動作に入らないように、すなわち「０」データを書き
込むために、リファレンス用ワード線ＲＷＬ１はリファ
レンス用プレート線ＲＰＬよりも早いタイミングで０Ｖ
に立ち下がるように設定される。すなわち、スイッチン
グトランジスタＲＴｒ１が非導通状態になった後に、リ
ファレンス用プレート線ＲＰＬが０Ｖに立ち下げられ
る。
様の立ち上げタイミング、あるいは図７に示すように、
一定のタイミングをおいてプレート線ＰＬおよびＲＰＬ
に電源電圧ＶCCが所定時間印加される。これにより、強
誘電体キャパシタＦＣ１およびＲＦＣ２の分極状態に従
ってビット線ＢＬ１およびＢＬ２の電位が変化する。そ
して、リファレンスセルＲＭＣ１が接続されたビット線
ＢＬ２の電位とメモリセルＭＣ１が接続されたビット線
ＢＬ１の分極状態に応じた電位との差が、図示しないセ
ンスアンプにより検出される。なお、リファレンスセル
ＲＭＣ１は分極反転させずに使用されるため、再書き込
み動作に入らないように、すなわち「０」データを書き
込むために、リファレンス用ワード線ＲＷＬ１はリファ
レンス用プレート線ＲＰＬよりも早いタイミングで０Ｖ
に立ち下がるように設定される。すなわち、スイッチン
グトランジスタＲＴｒ１が非導通状態になった後に、リ
ファレンス用プレート線ＲＰＬが０Ｖに立ち下げられ
る。
【０００８】通常のメモリセルＭＣ１側では、データ読
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
【０００９】また、図８は１Ｔｒ−１Ｃａｐ方式を採用
した不揮発性メモリにおける書き込み動作時のタイミン
グチャートを示している。データ書き込みは、図８に示
すようなワード線ＷＬおよびプレート線ＰＬの制御が行
われて、１つの強誘電体キャパシタの分極状態を、図５
に示すヒステリシス曲線におけるＣ点（状態０）または
Ａ点（状態１）に設定することにより、１ビットの書き
込みが行われる。
した不揮発性メモリにおける書き込み動作時のタイミン
グチャートを示している。データ書き込みは、図８に示
すようなワード線ＷＬおよびプレート線ＰＬの制御が行
われて、１つの強誘電体キャパシタの分極状態を、図５
に示すヒステリシス曲線におけるＣ点（状態０）または
Ａ点（状態１）に設定することにより、１ビットの書き
込みが行われる。
【００１０】
【発明が解決しようとする課題】ところで、上述した図
６の回路では、データ読み出し、あるいは書き込み動作
においては、ワード線ＷＬ，ＲＷＬ用の第１の駆動パル
ス信号の印加タイミングの制御、並びにプレート線Ｐ
Ｌ，ＲＰＬ用の第２の駆動パルス信号の印加タイミング
の制御は別々に行われている。
６の回路では、データ読み出し、あるいは書き込み動作
においては、ワード線ＷＬ，ＲＷＬ用の第１の駆動パル
ス信号の印加タイミングの制御、並びにプレート線Ｐ
Ｌ，ＲＰＬ用の第２の駆動パルス信号の印加タイミング
の制御は別々に行われている。
【００１１】しかしながら、動作の高速化を図る場合
に、パルス幅を小さくする必要があり、高速化が進めば
進む程その幅を小さくしなければならないが、上述した
従来の回路は印加タイミング制御を個別に行っているこ
とから、両駆動パルス信号のタイミング調整が困難とな
り、高速化に限界があった。また、プレート線ＰＬ，Ｒ
ＰＬへの第２の駆動パルス信号の印加タイミングが所望
のタイミングより早まったり、遅れたりするおそれがあ
り、誤動作を起こす要因にもなる。
に、パルス幅を小さくする必要があり、高速化が進めば
進む程その幅を小さくしなければならないが、上述した
従来の回路は印加タイミング制御を個別に行っているこ
とから、両駆動パルス信号のタイミング調整が困難とな
り、高速化に限界があった。また、プレート線ＰＬ，Ｒ
ＰＬへの第２の駆動パルス信号の印加タイミングが所望
のタイミングより早まったり、遅れたりするおそれがあ
り、誤動作を起こす要因にもなる。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、タイミング設計が容易で、動作
速度の高速化を図れ、しかも誤動作の発生を防止でき、
的確な動作を実現できる強誘電体記憶装置を提供するこ
とにある。
のであり、その目的は、タイミング設計が容易で、動作
速度の高速化を図れ、しかも誤動作の発生を防止でき、
的確な動作を実現できる強誘電体記憶装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
第１の駆動信号レベルに応じてビット線と強誘電体キャ
パシタの第１の電極とを作動的に接続するスイッチング
トランジスタとからなるメモリセルを有し、上記強誘電
体キャパシタの第２の電極に、当該スイッチングトラン
ジスタが導通状態にあるときの上記駆動信号のレベルに
応じたレベルの第２の駆動信号を印加して２値データの
記憶、読み出しを行う強誘電体記憶装置であって、上記
ワード線の駆動信号を受けて所定幅のパルス信号を生成
し、上記第２の駆動信号として上記強誘電体キャパシタ
の第２の電極に印加するパルス発生回路を有する。
め、本発明は、少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
第１の駆動信号レベルに応じてビット線と強誘電体キャ
パシタの第１の電極とを作動的に接続するスイッチング
トランジスタとからなるメモリセルを有し、上記強誘電
体キャパシタの第２の電極に、当該スイッチングトラン
ジスタが導通状態にあるときの上記駆動信号のレベルに
応じたレベルの第２の駆動信号を印加して２値データの
記憶、読み出しを行う強誘電体記憶装置であって、上記
ワード線の駆動信号を受けて所定幅のパルス信号を生成
し、上記第２の駆動信号として上記強誘電体キャパシタ
の第２の電極に印加するパルス発生回路を有する。
【００１４】また、本発明の強誘電体記憶装置では、上
記パルス発生回路は、上記第１の駆動信号がスイッチン
グトランジスタを導通状態にするレベルへ切り換わった
ことを検出したときに所定幅のパルス信号を生成する。
記パルス発生回路は、上記第１の駆動信号がスイッチン
グトランジスタを導通状態にするレベルへ切り換わった
ことを検出したときに所定幅のパルス信号を生成する。
【００１５】本発明の強誘電体記憶装置によれば、読み
出しあるいは書き込み時に、まずワード線に対して所定
の第１の駆動信号が印加されるとスイッチングトランジ
スタが導通状態となる。また、ワード線に印加された第
１の駆動信号はパルス発生回路に入力される。パルス発
生回路では、たとえば、第１の駆動信号がスイッチング
トランジスタを導通状態にするレベルへ切り換わったこ
とを検出したときに所定幅のパルス信号が生成され、第
２の駆動信号として強誘電体キャパシタの第２の電極に
所定期間だけ印加される。
出しあるいは書き込み時に、まずワード線に対して所定
の第１の駆動信号が印加されるとスイッチングトランジ
スタが導通状態となる。また、ワード線に印加された第
１の駆動信号はパルス発生回路に入力される。パルス発
生回路では、たとえば、第１の駆動信号がスイッチング
トランジスタを導通状態にするレベルへ切り換わったこ
とを検出したときに所定幅のパルス信号が生成され、第
２の駆動信号として強誘電体キャパシタの第２の電極に
所定期間だけ印加される。
【００１６】
【発明の実施の形態】図１は、本発明に係る１Ｔｒ−１
Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的
な１ビット構成を示す回路図であって、従来例を示す図
６と同一構成部分は同一符号をもって表している。すな
わち、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセ
ル、ＢＬ１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワー
ド線、ＰＬはプレート線、ＲＷＬ１はリファレンス用ワ
ード線、ＲＰＬはリファレンス用プレート線、１はロー
デコーダ、２ａ，２ｂはパルス発生回路をそれぞれ示し
ている。パルス発生回路２ａは通常のメモリセル用のも
ので、パルス発生回路２ｂはリファレンス用のものであ
り、各々の、各ワード線ＷＬ，ＲＷＬ毎（各行毎）に設
けられ、これらの回路に各プレート線ＰＬ、ＲＰＬが接
続される。なお、この回路では、図面の簡単化のため
に、ビット線ＢＬ１，ＢＬ２が接続されるカラムデコー
ダおよびセンスアンプは省略している。
Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的
な１ビット構成を示す回路図であって、従来例を示す図
６と同一構成部分は同一符号をもって表している。すな
わち、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセ
ル、ＢＬ１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワー
ド線、ＰＬはプレート線、ＲＷＬ１はリファレンス用ワ
ード線、ＲＰＬはリファレンス用プレート線、１はロー
デコーダ、２ａ，２ｂはパルス発生回路をそれぞれ示し
ている。パルス発生回路２ａは通常のメモリセル用のも
ので、パルス発生回路２ｂはリファレンス用のものであ
り、各々の、各ワード線ＷＬ，ＲＷＬ毎（各行毎）に設
けられ、これらの回路に各プレート線ＰＬ、ＲＰＬが接
続される。なお、この回路では、図面の簡単化のため
に、ビット線ＢＬ１，ＢＬ２が接続されるカラムデコー
ダおよびセンスアンプは省略している。
【００１７】パルス発生回路２ａは、ローデコーダ１に
よりワード線ＷＬ１に印加される駆動信号ＤＲ１を受け
て、駆動信号ＤＲ１のレベルがローレベル（０Ｖ）から
ハイレベル〔（ＶCC＋１Ｖ）〕へ切り換わったことを検
出して、この切り換わりから所定時間だけ遅延させた時
間に、あらかじめ設定した幅を有する電源電圧ＶCCレベ
ルの駆動パルス信号ＤＲ２を生成してプレート線ＰＬに
出力する。
よりワード線ＷＬ１に印加される駆動信号ＤＲ１を受け
て、駆動信号ＤＲ１のレベルがローレベル（０Ｖ）から
ハイレベル〔（ＶCC＋１Ｖ）〕へ切り換わったことを検
出して、この切り換わりから所定時間だけ遅延させた時
間に、あらかじめ設定した幅を有する電源電圧ＶCCレベ
ルの駆動パルス信号ＤＲ２を生成してプレート線ＰＬに
出力する。
【００１８】同様に、パルス発生回路２ｂは、ローデコ
ーダ１によりワード線ＲＷＬ１に印加される駆動信号Ｒ
ＤＲ１を受けて、駆動信号ＲＤＲ１のレベルがローレベ
ル（０Ｖ）からハイレベル〔（ＶCC＋１Ｖ）〕へ切り換
わったことを検出して、この切り換わりから所定時間だ
け遅延させた時間に、あらかじめ設定した幅を有する電
源電圧ＶCCレベルの駆動パルス信号ＲＤＲ２を生成して
リファレンス用プレート線ＲＰＬに出力する。
ーダ１によりワード線ＲＷＬ１に印加される駆動信号Ｒ
ＤＲ１を受けて、駆動信号ＲＤＲ１のレベルがローレベ
ル（０Ｖ）からハイレベル〔（ＶCC＋１Ｖ）〕へ切り換
わったことを検出して、この切り換わりから所定時間だ
け遅延させた時間に、あらかじめ設定した幅を有する電
源電圧ＶCCレベルの駆動パルス信号ＲＤＲ２を生成して
リファレンス用プレート線ＲＰＬに出力する。
【００１９】これらパルス発生回路２ａ，２ｂは、同様
の構成を有しており、たとえば図２に示すように構成さ
れる。このパルス発生回路２ａ（ｂ）は、図２に示すよ
うに、ｎチャネルＭＯＳトランジスタ２１、インバータ
２２〜２５、２入力ナンドゲート２６により構成されて
いる。入力段ではワード線ＷＬ（ＲＷＬ）の接続段にゲ
ートが電源電圧ＶCCの供給線に接続されたｎチャネルＭ
ＯＳトランジスタ２１が設けられている。そして、イン
バータ２２〜２４が直列に接続され、インバータ２２の
入力およびナンドゲート２６の一方の入力がｎチャネル
ＭＯＳトランジスタ２１に接続され、インバータ２４の
出力がナンドゲート２６の他方の入力に接続され、ナン
ドゲート２６の出力がインバータ２５の入力に接続さ
れ、インバータ２５の出力がプレート線ＰＬ（ＲＰＬ）
に接続されている。
の構成を有しており、たとえば図２に示すように構成さ
れる。このパルス発生回路２ａ（ｂ）は、図２に示すよ
うに、ｎチャネルＭＯＳトランジスタ２１、インバータ
２２〜２５、２入力ナンドゲート２６により構成されて
いる。入力段ではワード線ＷＬ（ＲＷＬ）の接続段にゲ
ートが電源電圧ＶCCの供給線に接続されたｎチャネルＭ
ＯＳトランジスタ２１が設けられている。そして、イン
バータ２２〜２４が直列に接続され、インバータ２２の
入力およびナンドゲート２６の一方の入力がｎチャネル
ＭＯＳトランジスタ２１に接続され、インバータ２４の
出力がナンドゲート２６の他方の入力に接続され、ナン
ドゲート２６の出力がインバータ２５の入力に接続さ
れ、インバータ２５の出力がプレート線ＰＬ（ＲＰＬ）
に接続されている。
【００２０】このような構成を有するパルス発生回路２
ａ（ｂ）は、（ＶCC＋１Ｖ）に昇圧された駆動信号ＤＲ
１（ＲＤＲ１）のレベルを、ゲートが電源電圧ＶCCの供
給線に接続されたｎチャネルＭＯＳトランジスタ２１を
通過させることにより電源電圧ＶCCレベルに下げる。そ
して、その後段部分の３段のインバータ２２〜２４等の
信号の伝達差により所定パルス幅Ｔ1 の駆動パルス信号
ＤＲ２（ＲＤＲ２）を発生する。パルス幅Ｔ1 は３段の
インバータ２２〜２４の遅延分で調整され、かつ、ワー
ド線用駆動信号ＤＲ１（ＲＤＲ１）が０Ｖから（ＶCC＋
１Ｖ）に立ち上がるときにのみ発生させる。
ａ（ｂ）は、（ＶCC＋１Ｖ）に昇圧された駆動信号ＤＲ
１（ＲＤＲ１）のレベルを、ゲートが電源電圧ＶCCの供
給線に接続されたｎチャネルＭＯＳトランジスタ２１を
通過させることにより電源電圧ＶCCレベルに下げる。そ
して、その後段部分の３段のインバータ２２〜２４等の
信号の伝達差により所定パルス幅Ｔ1 の駆動パルス信号
ＤＲ２（ＲＤＲ２）を発生する。パルス幅Ｔ1 は３段の
インバータ２２〜２４の遅延分で調整され、かつ、ワー
ド線用駆動信号ＤＲ１（ＲＤＲ１）が０Ｖから（ＶCC＋
１Ｖ）に立ち上がるときにのみ発生させる。
【００２１】図３は、ワード線ＷＬの駆動信号ＤＲ１お
よびパルス発生回路２ａで発生されるプレート線ＰＬの
駆動パルス信号ＤＲ２の関係を示すタイミングチャート
である。上述したように、パルス幅Ｔ1 は３段のインバ
ータ２２〜２４の遅延分で調整され、駆動信号ＤＲ１の
立ち上がりから駆動パルス信号ＤＲ２の立ち上がりまで
の遅延時間Ｔ2 はｎチャネルＭＯＳトランジスタ２１以
降の遅延により決まる。
よびパルス発生回路２ａで発生されるプレート線ＰＬの
駆動パルス信号ＤＲ２の関係を示すタイミングチャート
である。上述したように、パルス幅Ｔ1 は３段のインバ
ータ２２〜２４の遅延分で調整され、駆動信号ＤＲ１の
立ち上がりから駆動パルス信号ＤＲ２の立ち上がりまで
の遅延時間Ｔ2 はｎチャネルＭＯＳトランジスタ２１以
降の遅延により決まる。
【００２２】次に、上記構成による動作を、読み出し動
作を例に、図４のタイミングチャートを参照しつつ説明
する。
作を例に、図４のタイミングチャートを参照しつつ説明
する。
【００２３】まず、図示しない制御系から出力されたア
ドレス信号に応じて選択された、ワード線ＷＬ１に対し
て図示しない昇圧回路で昇圧された（ＶCC＋１Ｖ）の駆
動信号ＤＲ１が印加される。これにより、メモリセルＭ
Ｃ１のスイッチングトランジスタＴｒ１が導通状態とな
る。また、ワード線ＷＬ１に印加された（ＶCC＋１Ｖ）
レベルの駆動信号ＤＲ１はパルス発生回路２ａに入力さ
れる。
ドレス信号に応じて選択された、ワード線ＷＬ１に対し
て図示しない昇圧回路で昇圧された（ＶCC＋１Ｖ）の駆
動信号ＤＲ１が印加される。これにより、メモリセルＭ
Ｃ１のスイッチングトランジスタＴｒ１が導通状態とな
る。また、ワード線ＷＬ１に印加された（ＶCC＋１Ｖ）
レベルの駆動信号ＤＲ１はパルス発生回路２ａに入力さ
れる。
【００２４】パルス発生回路２ａでは、駆動信号ＤＲ１
の立ち上がりのタイミングで、パルス幅Ｔ1 は３段のイ
ンバータ２２〜２４の遅延分で調整され、かつ、そのレ
ベルがゲートが電源電圧ＶCCの供給線に接続されたｎチ
ャネルＭＯＳトランジスタ２１を通過させることにより
電源電圧ＶCCレベルに下げられ調整された駆動パルス信
号ＤＲ２が生成されてプレート線ＰＬに出力される。こ
れにより、メモリセルＭＣ１の強誘電体キャパシタＦＣ
１のプレート電極には電源電圧ＶCCが所定期間だけ印加
される。
の立ち上がりのタイミングで、パルス幅Ｔ1 は３段のイ
ンバータ２２〜２４の遅延分で調整され、かつ、そのレ
ベルがゲートが電源電圧ＶCCの供給線に接続されたｎチ
ャネルＭＯＳトランジスタ２１を通過させることにより
電源電圧ＶCCレベルに下げられ調整された駆動パルス信
号ＤＲ２が生成されてプレート線ＰＬに出力される。こ
れにより、メモリセルＭＣ１の強誘電体キャパシタＦＣ
１のプレート電極には電源電圧ＶCCが所定期間だけ印加
される。
【００２５】同様に、リファレンス用ワード線ＲＷＬ１
に（ＶCC＋１Ｖ）の電圧が印加される。これにより、リ
ファレンス用スイッチングトランジスタＲＴｒ１が導通
状態となる。また、ワード線ＲＷＬ１に印加された（Ｖ
CC＋１Ｖ）レベルの駆動信号ＲＤＲ１はパルス発生回路
２ｂに入力される。
に（ＶCC＋１Ｖ）の電圧が印加される。これにより、リ
ファレンス用スイッチングトランジスタＲＴｒ１が導通
状態となる。また、ワード線ＲＷＬ１に印加された（Ｖ
CC＋１Ｖ）レベルの駆動信号ＲＤＲ１はパルス発生回路
２ｂに入力される。
【００２６】パルス発生回路２ｂでは、駆動信号ＲＤＲ
１の立ち上がりのタイミングで、パルス幅Ｔ1 は３段の
インバータ２２〜２４の遅延分で調整され、かつ、その
レベルがゲートが電源電圧ＶCCの供給線に接続されたｎ
チャネルＭＯＳトランジスタ２１を通過させることによ
り電源電圧ＶCCレベルに下げられ調整された駆動パルス
信号ＲＤＲ２が生成されてリファレンス用プレート線Ｒ
ＰＬに出力される。これにより、リファレンスセルＲＭ
Ｃ１の強誘電体キャパシタＲＦＣ１のプレート電極には
電源電圧ＶCCが所定期間だけ印加される。その結果、強
誘電体キャパシタＦＣ１およびＲＦＣ２の分極状態に従
ってビット線ＢＬ１およびＢＬ２の電位が変化する。そ
して、リファレンスセルＲＭＣ１が接続されたビット線
ＢＬ２の電位とメモリセルＭＣ１が接続されたビット線
ＢＬ１の分極状態に応じた電位との差が、センスアンプ
により検出される。
１の立ち上がりのタイミングで、パルス幅Ｔ1 は３段の
インバータ２２〜２４の遅延分で調整され、かつ、その
レベルがゲートが電源電圧ＶCCの供給線に接続されたｎ
チャネルＭＯＳトランジスタ２１を通過させることによ
り電源電圧ＶCCレベルに下げられ調整された駆動パルス
信号ＲＤＲ２が生成されてリファレンス用プレート線Ｒ
ＰＬに出力される。これにより、リファレンスセルＲＭ
Ｃ１の強誘電体キャパシタＲＦＣ１のプレート電極には
電源電圧ＶCCが所定期間だけ印加される。その結果、強
誘電体キャパシタＦＣ１およびＲＦＣ２の分極状態に従
ってビット線ＢＬ１およびＢＬ２の電位が変化する。そ
して、リファレンスセルＲＭＣ１が接続されたビット線
ＢＬ２の電位とメモリセルＭＣ１が接続されたビット線
ＢＬ１の分極状態に応じた電位との差が、センスアンプ
により検出される。
【００２７】なお、リファレンスセルＲＭＣ１側では、
リファレンス用ワード線ＲＷＬ１の電位はリファレンス
用プレート線ＲＰＬよりも遅いタイミングで０Ｖに立ち
下がるように設定される。すなわち、リファレンス用プ
レート線ＲＰＬが０Ｖに立ち下げられた後、リファレン
ス用ワード線ＲＷＬ１が０Ｖに立ち下げられ、これによ
り、スイッチングトランジスタＲＴｒ１が非導通状態と
なる。
リファレンス用ワード線ＲＷＬ１の電位はリファレンス
用プレート線ＲＰＬよりも遅いタイミングで０Ｖに立ち
下がるように設定される。すなわち、リファレンス用プ
レート線ＲＰＬが０Ｖに立ち下げられた後、リファレン
ス用ワード線ＲＷＬ１が０Ｖに立ち下げられ、これによ
り、スイッチングトランジスタＲＴｒ１が非導通状態と
なる。
【００２８】通常のメモリセルＭＣ１側では、データ読
み出し後、上述した再書き込みを行うため、プレート線
ＰＬが０Ｖに立ち下げた後に、ワード線ＷＬ１が（ＶCC
＋１Ｖ）から０Ｖに立ち下げられる。これにより、スイ
ッチングトランジスタＴｒ１が非導通状態となり、読み
出し動作が終了する。
み出し後、上述した再書き込みを行うため、プレート線
ＰＬが０Ｖに立ち下げた後に、ワード線ＷＬ１が（ＶCC
＋１Ｖ）から０Ｖに立ち下げられる。これにより、スイ
ッチングトランジスタＴｒ１が非導通状態となり、読み
出し動作が終了する。
【００２９】以上説明したように、本実施例によれば、
ローデコーダ１によりワード線ＷＬ１，ＲＷＬ１に印加
される駆動信号ＤＲ１，ＲＤＲ１を受けて、駆動信号Ｄ
Ｒ１，ＲＤＲ１のレベルがローレベル（０Ｖ）からハイ
レベル〔（ＶCC＋１Ｖ）〕へ切り換わったことを検出し
て、この切り換わりから所定時間だけ遅延させた時間
に、あらかじめ設定した幅を有する電源電圧ＶCCレベル
の駆動パルス信号ＤＲ２，ＲＤＲ２を生成してプレート
線ＰＬ、ＲＰＬにそれぞれ出力するパルス発生回路２
ａ，２ｂを設けたので、タイミング設計が容易で、動作
速度の高速化を図れる利点がある。加えて、読み出し、
書き込み動作時の信号遅れを防止でき、誤動作の発生を
防止でき、的確な動作を実現できる。
ローデコーダ１によりワード線ＷＬ１，ＲＷＬ１に印加
される駆動信号ＤＲ１，ＲＤＲ１を受けて、駆動信号Ｄ
Ｒ１，ＲＤＲ１のレベルがローレベル（０Ｖ）からハイ
レベル〔（ＶCC＋１Ｖ）〕へ切り換わったことを検出し
て、この切り換わりから所定時間だけ遅延させた時間
に、あらかじめ設定した幅を有する電源電圧ＶCCレベル
の駆動パルス信号ＤＲ２，ＲＤＲ２を生成してプレート
線ＰＬ、ＲＰＬにそれぞれ出力するパルス発生回路２
ａ，２ｂを設けたので、タイミング設計が容易で、動作
速度の高速化を図れる利点がある。加えて、読み出し、
書き込み動作時の信号遅れを防止でき、誤動作の発生を
防止でき、的確な動作を実現できる。
【００３０】なお、以上の説明においては、１Ｔｒ−１
Ｃａｐ方式を採用した強誘電体不揮発性メモリを例に説
明したが、本発明が２Ｔｒ−２Ｃａｐ方式を採用した強
誘電体不揮発性メモリに適用できることはいうまでもな
い。
Ｃａｐ方式を採用した強誘電体不揮発性メモリを例に説
明したが、本発明が２Ｔｒ−２Ｃａｐ方式を採用した強
誘電体不揮発性メモリに適用できることはいうまでもな
い。
【００３１】
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、タイミング設計が容易で、動作速度
の高速化を図れ、しかも誤動作の発生を防止でき、的確
な動作を実現できる利点がある。
記憶装置によれば、タイミング設計が容易で、動作速度
の高速化を図れ、しかも誤動作の発生を防止でき、的確
な動作を実現できる利点がある。
【図１】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な構成を示す回路図で
ある。
強誘電体不揮発性メモリの基本的な構成を示す回路図で
ある。
【図２】本発明に係るパルス生成回路の構成例を示す回
路図である。
路図である。
【図３】ワード線およびプレート線に印加されるパルス
信号のタイミングチャートである。
信号のタイミングチャートである。
【図４】図１の回路の読み出し時における各端子に印加
される電位のタイミングチャートである。
される電位のタイミングチャートである。
【図５】強誘電体キャパシタのヒステリシス特性を示す
図である。
図である。
【図６】１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮
発性メモリの基本的な１ビット構成を示す図である。
発性メモリの基本的な１ビット構成を示す図である。
【図７】図６の回路の読み出し時における各端子に印加
される電位のタイミングチャートである。
される電位のタイミングチャートである。
【図８】図６の回路の書き込み時における各端子に印加
される電位のタイミングチャートである。
される電位のタイミングチャートである。
ＭＣ１…メモリセル ＲＭＣ１…リファレンスセル Ｔｒ１…スイッチングトランジスタ ＲＴｒ１…リファレンス用スイッチングトランジスタ ＦＣ１…強誘電体キャパシタ ＲＦＣ１…リファレンス用強誘電体キャパシタ ＢＬ１，ＢＬ２…ビット線 ＷＬ１，ＷＬ２…ワード線 ＲＷＬ１…リファレンス用ワード線 ＰＬ…プレート線 ＲＰＬ…リファレンス用プレート線 １…ローデコーダ ２ａ，２ｂ…パルス生成回路
Claims (2)
- 【請求項１】 少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
第１の駆動信号レベルに応じてビット線と強誘電体キャ
パシタの第１の電極とを作動的に接続するスイッチング
トランジスタとからなるメモリセルを有し、上記強誘電
体キャパシタの第２の電極に、当該スイッチングトラン
ジスタが導通状態にあるときの上記駆動信号のレベルに
応じたレベルの第２の駆動信号を印加して２値データの
記憶、読み出しを行う強誘電体記憶装置であって、 上記ワード線の駆動信号を受けて所定幅のパルス信号を
生成し、上記第２の駆動信号として上記強誘電体キャパ
シタの第２の電極に印加するパルス発生回路を有する強
誘電体記憶装置。 - 【請求項２】 上記パルス発生回路は、上記第１の駆動
信号がスイッチングトランジスタを導通状態にするレベ
ルへ切り換わったことを検出したときに所定幅のパルス
信号を生成する請求項１記載の強誘電体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7307567A JPH08329686A (ja) | 1995-03-27 | 1995-11-27 | 強誘電体記憶装置 |
| US08/614,727 US5608667A (en) | 1995-03-27 | 1996-03-13 | Ferroelectric memory automatically generating biasing pulse for plate electrode |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6833995 | 1995-03-27 | ||
| JP7-68339 | 1995-03-27 | ||
| JP7307567A JPH08329686A (ja) | 1995-03-27 | 1995-11-27 | 強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329686A true JPH08329686A (ja) | 1996-12-13 |
Family
ID=26409568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7307567A Pending JPH08329686A (ja) | 1995-03-27 | 1995-11-27 | 強誘電体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5608667A (ja) |
| JP (1) | JPH08329686A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288931B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device having cell groups containing capacitors commonly coupled to transistor |
| JP2005235366A (ja) * | 2004-01-20 | 2005-09-02 | Matsushita Electric Ind Co Ltd | 強誘電体記憶装置 |
| US7016215B2 (en) | 2002-09-06 | 2006-03-21 | Kabushiki Kaisha Toshiba | Ferroelectric memory device with a spare memory cell array |
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| US5774392A (en) * | 1996-03-28 | 1998-06-30 | Ramtron International Corporation | Bootstrapping circuit utilizing a ferroelectric capacitor |
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| KR100224702B1 (ko) * | 1997-06-17 | 1999-10-15 | 윤종용 | 기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법 |
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| KR100303782B1 (ko) * | 1998-10-28 | 2001-09-24 | 박종섭 | 두개의 공급전위를 사용하여 메모리소자의 셀 플레이트 라인을구동하기 위한 장치 |
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1995
- 1995-11-27 JP JP7307567A patent/JPH08329686A/ja active Pending
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1996
- 1996-03-13 US US08/614,727 patent/US5608667A/en not_active Expired - Fee Related
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