KR970060224A - 반도체기억장치 - Google Patents

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Abstract

기록시에 사이클타임의 고속화를 방해하지 않으면서 기록모드에서 독출모드로 바꾼 후의 최초 독출사이클에 있어서의 데이터 독출시간의 고속화를 간단히 회로구성으로 달성한다. 데이터의 기록이 가능한 복수의 다이나믹형 메모리셀을 갖춘 메모리셀 어레이(11)와, 메모리셀로부터의 독출데이터 및 메모리셀에 대하여 기록해야 할 데이터가 전송되는 데이터선쌍, 메모리셀에 대한 데이터의 기록시에 외부로부터의 기록데이터에 기초하여 데이터선쌍을 구동하는 라이트 드라이버(17) 및, 라이트 드라이버(17)에 의해 데이터선쌍의 구동이 행해질 때마다 데이터선쌍을 중간전위로 설정하는 이퀼라이저회로(18)를 구비하고 있다.

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 실시예에 따른 동시 DRAM의 구성을 개략적으로 나타낸 블록도.

Claims (17)

  1. 데이터의 기록이 가능한 복수의 메모리셀을 갖춘 메모리셀 어레이와, 상기 메모리셀로부터의 독출데이터 및 상기 메모리셀에 대하여 기록해야 할 데이터가 전송되는 데이터선, 상기 메모리셀에 대한 데이터의 기록시에 외부로부터의 기록데이터에 기초하여 데이터선을 구동하는 기록구동회로 및, 상기 기록구동회로에 의해 상기 데이터선의 구동이 행해질 때마다 상기 데이터선을 소정전위로 설정하는 이퀄라이저회로를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 이퀄라이저회로는 외부로부터 입력되는 동기신호에 따라 상기 데이터선을 소정전위로 설정하는 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 상기 이퀄라이저회로는 이퀄라이저 동작시에 상기 데이터선을 상기 기록구동회로에 의한 구동시에 있어서의 상기 데이터선의 전압진폭의 중간전위로 설정하는 것을 특징으로 하는 반도체기억장치.
  4. 데이터의 기록이 가능한 복수의 메모리셀을 갖춘 메모리셀 어레이와, 상기 메모리셀로부터의 독출데이터 및 상기 메모리셀에 대하여 기록해야 할 데이터가 전송되는 데이터선, 외부로부터 입력되는 동기신호에 따라 동작이 제어되고, 외부로부터의 기록 데이터에 기초하여 상기 데이터선을 구동하는 기록구동회로 및, 상기 동기신호에 따라 동작이 제어되고, 상기 기록구동회로에 의해 상기 데이터선의 구동동작이 행해질 때마다 상기 데이터선을 소정전위로 설정하는 이퀄라이저회로를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  5. 제4항에 있어서, 상기 기록구동회로 및 상기 이퀼라이저회로는 상기 동기신호에 따라 서로 동작하는 기간이 겹치지 않도록 제어되는 것을 특징으로 하는 반도체기억장치.
  6. 제4항에 있어서, 상기 이퀄라이저회로는 이퀄라이저 동작시에 상기 데이터선을 상기 기록구동회로에 의한 구동시에 있어서의 상기 데이터선의 전압진폭의 중간전위로 설정하는 것을 특징으로 하는 반도체기억장치.
  7. 제1항 또는 제4항에 있어서, 상기 데이터선이 상보의 데이터를 전송하는 데이터선쌍으로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
  8. 제7항에 있어서, 상기 기록구동회로가 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 한쪽의 논리레벨의 제1 내부기록데이터의 노드에 입력단자가 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 동작하는 제1 신호반전회로와, 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 다른쪽의 논리레벨의 제2 내부기록데이터의 노드에 입력단자가 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 동작하는 제2 신호반전회로, 입력단자가 상기 제1 신호반전회로의 출력단자에 접속된 제3 신호반전회로, 입력단자가 상기 제2 신호반전회로의 출력단자에 접속된 제4 신호반전회로, 소스·드레인간의 전류통로가 상기 데이터선쌍의 한쪽 데이터선과 제1전원전위의 노드와의 사이에 삽입되고, 게이트가 상기 제1 신호반전회로의 출력단자에 접속된 N채널의 제1 트랜지스터, 소스·드레인간의 전류통로가 상기 데이터선쌍의 다른쪽 데이터선과 제1 전원전위의 노드와의 사이에 삽입되고, 게이트가 상기 제2 신호반전회로의 출력단자에 접속된 N채널의 제2 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 데이터선쌍의 한쪽 데이터선과의 사이에 삽입되고, 게이트가 상기 제4 신호반전회로의 출력단자에 접속된 P채널의 제3 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 데이터선쌍의 다른쪽 데이터선과의 사이에 삽입되고, 게이트가 상기 제3 신호반전회로의 출력단자에 접속된 P채널의 제4 트랜지스터, 소스·드레인간의 전류통로가 상기 제1 신호반전회로의 출력단자와 상기 제1 전원전위의 노드와의 사이에 삽입되고, 상기 동기신호가 제2 논리레벨의 경우에 도통하도록 제어되는 N채널의 제5 트랜지스터 및, 소스·드레인간의 전류통로가 상기 제2 신호반전회로의 출력단자와 상기 제1 전원전위의 노드와의 사이에 삽입되고, 상기 동기신호가 제2 논리레벨의 경우에 도통하도록 제어되는 N채널의 제5트랜지스터 및 소스·드레인간의 전류통로가 상기 제2 신호반전회로의 출력단자와 상기 제1전원전위의 노드와의 사이에 삽입되고, 상기 동기신호가 제2논리레벨의 경우에 도통하도록 제어되는 N채널의 제6 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  9. 제7항에 있어서, 상기 기록구동회로가 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 한쪽의 논리레벨의 제1 내부기록데이터의 노드에 입력단자가 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 동작하도록 제어되는 제1 신호반전회로와, 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 다른쪽의 논리레벨의 제2 내부기록데이터의 노드에 입력단자가 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 동작하도록 제어되는 제2 신호반전회로, 소스·드레인간의 전류통로가 상기 데이터선쌍의 한쪽 데이터선과 제1전원전위의 노드와의 사이에 삽입되고, 게이트가 상기 제1 신호반전회로의 출력단자에 접속된 N채널의 제1 트랜지스터, 소스·드레인간의 전류통로가 상기 데이트선쌍의 다른쪽 데이터선과 제1 전원전위의 노드와의 사이에 삽입되고, 게이트가 상기 제2 신호반전회로의 출력단자에 접속된 N채널의 제2 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 데이터선쌍의 한쪽 데이터선과의 사이에 삽입되고, 게이트가 상기 제2 신호반전회로의 출력단자에 접속된 N채널의 제3 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 데이터선쌍의 다른쪽 데이터선과의 사이에 삽입하고, 게이트가 상기 제1신호발전회로의 출력단자에 접속된 N채널의 제4 트랜지스터, 소스·드레인간의 전류통로가 제1신호반전회로의 출력단자와 상기 제1 전원전위의 노드와의 사이에 삽입되고, 상기 동기신호가 제2 논리레벨의 경우에 도통하도록 제어되는 N채널의 제5 트랜지스터 및, 소스·드레인간의 전류통로가 상기 제2 신호반전회로의 출력단자와 상기 제1 전원전위의 노드와의 사이에 삽입되고, 상기 동기신호가 제2 논리레벨의 경우에 도통하도록 제어되는 N채널의 제6 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  10. 제7항에 있어서, 상기 기록구동회로가 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 한쪽의 논리레벨의 제1 내부기록데이터의 노드에 게이트가 접속되고, 소스·드레인간의 전류통로의 일단이 제1전원전위에 접속된 N채널의 제1 트랜지스터와, 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 다른쪽의 논리레벨의 제2 내부기록데이터의 노드에 게이트가 접속되고, 소스·드레인간의 전류통로의 일단이 제1 전원전위에 접속된 N채널의 제2 트랜지스터, 소스·드레인간의 전류통로의 타단과 상기 데이터선쌍의 한쪽 데이터선과의 사이에 삽입되고, 상기 동기신호가 제1 논리레벨의 경우에 도통하도록 제어되는 N채널의 제3 트랜지스터, 소스·드레인간의 전류통로가 상기 제2 트랜지스터의 소스·드레인간의 전류통로가 상기 제2 트랜지스터의 소스·드레인간의 전류통로의 타단과 상기 데이터선쌍의 다른쪽 데이터선과의 사이에 삽입되고, 상기 동기신호가 제1 논리레벨의 경우에 도통하도록 제어되는 N채널의 제4 트랜지스터, 입력단자가 상기 제1 내부기록데이터의 노드에 접속된 제1 신호반전회로, 입력단자가 상기 제2 내부기록데이터의 노드에 접속된 제2 신호반전회로, 소스·드레인간의 전류통로의 일단이 상기 한쪽의 데이터선에 접속되고, 상기 동기 신호가 제1 논리레벨의 경우에 도통하도록 제어되는 P채널의 제5 트랜지스터, 소스·드레인간의 전류통로의 일단이 상기 다른쪽의 데이터선에 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 도통하도록 제어되는 P채널의 제6 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 제5 트랜지스터의 소스·드레인간의 전류통로의 타단과의 사이에 삽입되고, 게이트가 상기 제2 신호반전회로의 출력단자에 접속된 P채널의 제7 트랜지스터 및, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 제6 트랜지스터의 소스·드레인간의 전류통로의 타단과의 사이에 삽입되고, 게이트가 상기 제1 신호반전회로의 출력단자에 접속된 P채널의 제8 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  11. 복수의 다이나믹형 메모리셀이 행렬상으로 배열된 구성을 갖춘 메모리셀 어레이와, 상기 메모리셀 어레이 내에 일렬로 배열된 복수의 메모리셀이 공통으로 접속된 비트선, 열선택용 스위치를 매개로 상기 비트선에 접속된 데이터선, 상기 데이터선에 접속되고, 상기 데이터선의 전위를 증폭하는 독출용 증폭회로, 상기 메모리셀로부터 데이터를 독출하는 독출모드의 경우에 동작하고, 상기 메모리셀로부터의 데이터 독출에 앞서 상기 데이터선을 소정전위로 설정하는 제1 이퀄라이저회로, 상기 데이터선에 접속되고, 외부로부터의 기록데이터에 기초하여 상기 데이터선을 구동하는 기록구동회로 및, 상기 메모리셀에 대하여 데이터를 기록하는 기록모드의 경우에 동작하고, 상기 기록구동회로에 의해 상기 데이터선의 구동동작이 행해질 때마다 상기 데이터선을 소정전위로 설정하는 제2 이퀄라이저회로를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  12. 제11항에 있어서, 상기 제1 및 제2 이퀄라이저회로는 각각 외부로부터 입력되는 동기신호에 따라 상기 데이터선을 소정전위로 설정하는 것을 특징으로 하는 반도체기억장치.
  13. 제11항에 있어서, 상기 제2 이퀄라이저회로는 이퀄라이저 동작시에 상기 데이터선을 상기 기록구동회로에 의한 구동시에 있어서의 상기 데이터선의 전압진폭의 중간전위로 설정하는 것을 특징으로 하는 반도체기억장치.
  14. 제11항에 있어서, 상기 데이터선의 상보의 데이터를 전송하는 데이터선쌍으로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
  15. 제14항에 있어서, 상기 기록구동회로가 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 한쪽의 논리레벨의 제1 내부기록데이터의 노드에 입력단자가 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 동작하는 제1 신호반전회로와, 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 다른쪽의 논리레벨의 제2 내부기록데이터의 노드에 입력단자가 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 동작하는 제2 신호반전회로, 입력단자가 상기 제1 신호반전회로의 출력단자에 접속된 제3 신호반전회로, 입력단자가 상기 제2 신호반전회로의 출력단자에 접속된 제4 신호반전회로, 소스·드레인간의 전류통로가 상기 데이터선쌍의 한쪽 데이터선과 제1 전원전위의 노드와의 사이에 삽입되고, 게이트가 상기 제1 신호반전회로의 출력단자에 접속된 N채널의 제1 트랜지스터, 소스·드레인간의 전류통로가 상기 데이터선쌍의 다른쪽 데이터선과 제1 전원전위의 노드와의 사이에 삽입되고, 게이트가 상기 제2 신호반전회로의 출력단자에 접속된 N채널의 제2 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 데이터선쌍의 한쪽 데이터선과의 사이에 삽입되고, 게이트가 상기 제4 신호반전회로의 출력단자에 접속된 P채널의 제3 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 데이터선쌍의 다른쪽 데이터선과의 사이에 삽입되고, 게이트가 상기 제3 신호반전회로의 출력단자에 접속된 P채널의 제4 트랜지스터, 소스·드레인간의 전류통로가 상기 제1 신호반전회로의 출력단자와 상기 제1 전원전위의 노드와의 사이에 삽입되고, 상기 동기신호가 제2 논리레벨의 경우에 도통하도록 제어되는 N채널의 제5 트랜지스터 및, 소스·드레인간의 전류통로가 상기 제2 신호반전회로의 출력단자와 상기 제1 전원전위의 노드와의 사이에 삽입되고, 상기동기신호가 제2 논리레벨의 경우에 도통하도록 제어되는 N채널의 제6 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  16. 제14항에 있어서, 상기 기록구동회로가 외부로부터의 기록데이터와 동일 및반대의 논리레벨중 어느 하나가 한쪽의 논리레벨의 제1 내부기록데이터의 노드에 입력단자가 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 동작하도록 제어되는 제1 신호반전회로와, 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 다른쪽의 논리레벨의 제2 내부기록데이터의 노드에 입력단자가 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 동작하도록 제어되는 제2 신호반전회로, 소스·드레인간의 전류통로가 상기 데이터선쌍의 한쪽 데이터선과 제1 전원전위의 노드와의 사이에 삽입되고, 게이트가 상기 제1 신호반전회로의 출력단자에 접속된 N채널의 제1 트랜지스터, 소스·드레인간의 전류통로가 상기 데이터선쌍의 다른쪽 데이터선과 제1 전원전위의 노드와의 사이에 삽입되고, 게이트가 상기 제2 신호반전회로의 출력단자에 접속된 N채널의 제2 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 데이터선쌍의 한쪽 데이터선과의 사이에 삽입되고, 게이트가 상기 제2 신호반전회로의 출력단자에 접속된 N채널의 제3 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 데이터선쌍의 다른쪽 데이터선과의 사이에 삽입되고, 게이트가 상기 제1 신호반전회로의 출력단자에 접속된 N채널의 제4 틀랜지스터, 소스·드레인간의 전류통로가 상기 제1 신호반전회로의 출력단자와 상기 제1 전원전위의 노드와의 사이에 삽입되고, 상기 동기신호가 제2 논리레벨의 경우에 도통하도록 제어되는 N채널의 제5 트랜지스터 및, 소스·드레인간의 전류통로가 상기 제2 신호반전회로의 출력단자와 상기 제1 전원전위의 노드와의 사이에 삽입되고, 상기 동기신호가 제2 논리레벨의 경우에 도통하도록 제어되는 N채널의 제6 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  17. 제14항에 있어서, 상기 기록구동회로가 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 한쪽의 논리레벨의 제1 내부기록데이터의 노드에 게이트가 접속되고, 소스·드레인간의 전류통로의 일단이 제1 전원전위에 접속된 N채널의 제1 트랜지스터와, 외부로부터의 기록데이터와 동일 및 반대의 논리레벨중 어느 하나가 다른쪽의 논리레벨의 제2 내부기록데이터의 노드에 게이트가 접속되고, 소스·드레인간의 전류통로의 일단이 제1 전원전위에 접속된 N채널의 제2 트랜지스터, 소스·드레인간의 전류통로가 상기 제1 트랜지스터의 소스·드레인간의 전류통로의 타단과 상기 데이터선쌍의 한쪽 데이터선과의 사이에 삽입되고, 상기 동기신호가 제1 논리레벨의 경우에 도통하도록 제어되는 N채널의 제3 트랜지스터, 소스·드레인간의 전류통로가 상기 제2 트랜지스터의 소스·드레인간의 전류통로의 타단과 상기 데이터선쌍의 다른쪽 데이터선과의 사이에 삽입되고, 상기 동기신호가 제1 논리레벨의 경우에 도통하도록 제어되는 N채널의 제4 트랜지스터, 입력단자가 상기 제1 내부기록데이터의 노드에 접속된 제1 신호반전회로, 입력단자가 상기 제2 내부기록데이터의 노드에 접속된 제2 신호반전회로, 소스·드레인간의 전류통로의 일단이 상기 한쪽의 데이터선에 접속되고, 상기 동기 신호가 제1 논리레벨의 경우에 도통하도록 제어되는 P채널의 제5 트랜지스터, 소스·드레인간의 전류통로의 일단이 상기 다른쪽의 데이터선에 접속되고, 상기 동기신호가 제1 논리레벨의 경우에 도통하도록 제어되는 P채널의 제6 트랜지스터, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 제5 트랜지스터의 소스·드레인간의 전류통로의 타단과의 사이에 삽입되고, 게이트가 상기 제2 신호반전회로의 출력단자에 접속된 P채널의 제7 트랜지스터 및, 소스·드레인간의 전류통로가 제2 전원전위의 노드와 상기 제6 트랜지스터의 소스·드레인간의 전류통로의 타단과의 사이에 삽입되고, 게이트가 상기 제1 신호반전회로의 출력단자에 접속된 P채널의 제8 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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