KR100955263B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 마스크 스텝의 추가없이 캐패시터의 스토리지 노드 전극과 금속배선 콘택 플러그를 동시에 형성하여 캐패시터의 높이 증가에 따른 금속배선 콘택홀 식각 및 갭필 공정의 어려움을 감소시킨 반도체 소자 제조방법에 관한 것이다. 이를 위한 본 발명은 셀 영역과 주변회로 영역을 포함하는 반도체 소자의 제조방법에 있어서, 기판 상에 비트라인 및 상기 비트라인을 덮는 제 1 층간절연막 및 상기 층간절연막을 관통하는 스토리지 노드 콘택플러그를 형성하는 단계; 상기 제 1 층간절연막 상에 캐패시터 산화막을 형성하는 단계; 마스크를 이용하여 상기 캐패시터 산화막을 식각하여, 셀 영역에 형성된 상기 스토리지 노드 콘택플러그를 노출시키는 캐패시터 홀과 주변회로 영역에 형성된 상기 비트라인을 노출시키는 메탈 콘택홀을 동시에 형성하는 단계; 전체 구조상에 배리어 메탈 및 텅스텐을 증착하여 상기 캐패시터 홀을 매립하는 스토리지 노드와 상기 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 동시에 형성하는 단계; 상기 텅스텐 마스크가 노출될 때까지 표면을 평탄화하는 단계; 및 전체 구조상에 산화막 및 셀 오픈 마스크를 형성하는 단계를 포함하여 이루어진다.
스토리지 노드, 메탈콘택 플러그, 종횡비, 갭필

Description

반도체 소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
도1a 내지 도1f는 캐패시터의 스토리지 노드 전극과 메탈 콘택 플러그를 제조하는 종래기술을 도시한 공정단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따라 캐패시터의 스토리지 노드 전극과 메탈 콘택 플러그를 제조하는 공정을 도시한 공정단면도.

*도면의 주요부분에 대한 부호의 설명*
30 : 기판
31 : 비트라인
32 : 하드마스크
34 : 제 1 층간절연막
35 : 플러그 폴리(스토리지 노드 콘택 플러그)
36 : 식각정지 질화막
37 : PSG 막
38 : PE-TEOS 막
39 : 텅스텐 하드마스크
40 : 감광막
41 : 텅스텐
42 : 산화막
43 : 셀 오픈 마스크
본 발명은 마스크 스텝의 추가없이 캐패시터의 스토리지 노드 전극과 메탈(금속배선) 콘택 플러그를 동시에 형성하여 캐패시터의 높이 증가에 따른 금속배선 콘택홀 식각 및 갭필 공정의 어려움을 감소시킨 반도체 소자 제조방법에 관한 것이다.
현재 반도체 소자 중에서 특히 메모리 소자는, 그 집적도가 증가함에 따라 기억정보의 기본 단위인 1 비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다.
이는 반도체 산업의 발전에 따라 웨이퍼 당 생산가능한 칩의 수를 증가시키기 위하여 제품의 생산에 적용되는 패턴의 사이즈를 계속 감소시키고 있기 때문이다.
디램 소자의 경우, 그러한 경향이 가장 뚜렷한 제품으로, 셀 당 요구되는 충 전용량은 변화가 없으나, 패턴 사이즈의 감소에 따른 트랜지스터 특성열화를 감쇄시킬 목적으로 필요 축전용량을 오히려 더 높게 요구하고 있다.
그런데, 이러한 메모리 셀의 축소에 비례하여 캐패시터의 면적도 계속 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.
따라서, 제한된 셀 면적내에 캐패시터의 용량을 적정값 이상으로 유지시키기 위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다.
즉, 유전체의 두께 감소, 캐패시터의 유효면적의 증가, 비유전율이 높은 재료의 사용 등이 고려되어 왔다.
이중에서 캐패시터의 유효면적을 증가시키는 방법을 살펴보면 다음과 같다. 캐패시터의 축전용량은 두 전극 간의 면적을 넓힘으로써 증가시킬 수 있는데, 앞에서 언급한 바와같이 칩 사이즈의 감소를 위해 칩의 평면적인 면적은 계속 감소시킬 수 밖에 없기 때문에, 필연적으로 수직방향으로의 높이가 증가된다.
하지만, 소자높이의 증가는 주변회로 영역에 형성되는 금속 콘택 높이의 증가를 유발한다. 이와같이 금속 콘택의 높이가 증가하게 되면, 콘택홀의 종횡비가 증가하게 되어 콘택홀의 오픈 공정 및 깊은 콘택홀을 매립할 수 있는 갭필 공정의 어려움이 따르게 된다.
이하에서는 도1a 내지 도1f를 참조하여 종래기술에 따른 반도체 소자 제조방법을 설명한다.
먼저, 도1a에서처럼 셀 영역과 주변회로 영역을 구비한 반도체 기판(10) 상 에 비트라인(11) 및 비트라인 하드마스크(12)를 적층하여 형성하고 이를 패터닝한다. 도1a에는 셀 영역 및 주변회로 영역에 형성된 비트라인(11)이 도시되어 있다.
여기서, 반도체 기판(10)은 워드라인, 랜딩플러그 콘택(Landing Plug Contact) 및 기타 일련의 소자들이 형성된 기판이다.
이어서, 비트라인(11)을 포함하는 반도체 기판(10) 상에 제 1 층간절연막(13)을 형성하고, 이후에 상기 제 1 층간절연막(13)을 관통하는 플러그 폴리실리콘(14)을 형성한다.
플러그 폴리실리콘(14)은 스토리지 노드 콘택플러그라고도 하며, 이하에서는 플러그 폴리실리콘이라 한다. 이때, 상기 플러그 폴리실리콘(14)과 접속하는 기판은 통상적으로 랜딩 플러그 콘택이 된다.
다음으로 도1b에 도시된 바와같이, 플러그 폴리실리콘(14)을 포함하는 제 1층간절연막(13)상에 질화막(15)을 증착한다. 이때, 질화막(15)은 후속 캐패시터 산화막 식각시에 식각정지막(stop layer) 및 습식식각시의 어택 방지막으로 사용된다.
다음으로, 질화막(15) 상에 캐패시터 산화막을 형성한다. 캐패시터 산화막으로는 PSG(Phospho Silicate Glass)막, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicated Glass)막, BPSG(Boro Phospho Silicate Glass)막 등이 사용될 수 있으며, 또는 전술한 산화막들이 적층된 구조를 사용할 수도 있다.
도1b를 참조하면 제 1 산화막(16)과 제 2 산화막(17)이 적층된 구조가 캐패 시터 산화막으로 사용되고 있음을 알 수 있다.
다음으로, 캐패시터 산화막(16, 17) 및 질화막(15)을 패터닝하기 위한 스토리지 노드 마스크(18)를 상기 캐패시터 산화막 상에 형성한다. 스토리지 노드 마스크(18)로는 통상적으로 폴리실리콘이 사용된다.
이후에, 스토리지 노드 마스크(18)를 이용하여 셀 영역의 캐패시터 산화막(16, 17)과 질화막(15)을 식각하여 플러그 폴리실리콘(14)을 노출시키는 캐패시터 홀을 형성한다.
이때, 스토리지 노드 마스크(18)는 셀 영역에서만 패터닝되고 있음을 알 수 있으며, 캐패시터 홀을 형성한 이후에 상기 스토리지 노드 마스크(18)는 제거한다.
다음으로 도1c에 도시된 바와같이 캐패시터 홀을 포함하는 전체 구조 상에 스토리지 노드(19)로 사용될 전극 물질을 도포하여 상기 캐패시터 홀을 매립한다. 여기서, 스토리지 노드로는 통상적으로 폴리실리콘 또는 텅스텐 등이 사용된다.
다음으로 도1d에 도시된 바와같이 표면을 평탄화하기 위하여 화학기계연마 (Chemical Mechanical Polishing : CMP)공정이나 전면 에치벡(Etch Back)공정을 적용하여 표면을 평탄화 하면 도1d에 도시된 구조가 완성된다.
다음으로 도1e에 도시된 바와같이, 셀 영역만을 오픈시키는 셀 오픈 마스크(20)을 형성하고, 이를 이용하여 셀 영역에 형성된 상기 제 1 산화막(17)과 제 2 산화막(16) 및 질화막(15)을 제거하는 식각 공정을 진행한다.
결과적으로, 셀 영역에서는 스토리지 노드(19)가 노출되며, 후속 공정으로 스토리지 노드와 접촉하는 유전체(21) 및 상부전극(22)을 형성하여 캐패시터를 형 성한다.
이때, 스토리지 노드 전극(19)의 높이가 높을 수록 유전체(21) 접하는 유효면적이 증가하기 때문에, 축전용량을 증가시킬 수 있음은 전술한 바와같다.
다음으로, 도1f에 도시된 바와같이 캐패시터 구조를 모두 덮는 제 2 층간절연막(23)을 형성한 후에 금속배선과 주변회로 영역의 비트라인을 전기적으로 연결하기 위한 메탈 콘택형성 공정이 진행된다.
즉, 도1f에 도시된 바와같이 제 2 층간절연막(23)을 일정부분 식각하여, 주변회로 영역에 형성된 비트라인 하드마스크(12)를 노출시키는 메탈 콘택홀을 형성한 후, 상기 비트라인 하드마스크(12)도 식각하여 주변회로 영역에 형성된 비트라인(11)을 노출시킨다.
이어서, 상기 메탈 콘택홀을 매립하는 메탈 콘택플러그(24)를 형성한 후에, 금속배선(25)을 형성한다.
이때, 상기 스토리지 노드의 높이가 높으면 높을 수록, 메탈 콘택홀의 깊이도 증가한다. 따라서, 이러한 깊은 메탈 콘택홀을 형성하는 식각공정도 어려워지는 문제가 있으며, 또한 종횡비가 큰 메탈 콘택홀을 전도물질로 매립하는 공정도 마진이 부족한 실정이다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 마스크 스텝의 증가 없이 스토리지 노드 전극과 메탈 콘택플러그를 동시에 형성하여 안정적이고 소 자제작이 용이한 반도체 소자 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 셀 영역과 주변회로 영역을 포함하는 반도체 소자의 제조방법에 있어서, 기판 상에 비트라인 및 상기 비트라인을 덮는 제 1 층간절연막 및 상기 층간절연막을 관통하는 스토리지 노드 콘택플러그를 형성하는 단계; 상기 제 1 층간절연막 상에 캐패시터 산화막을 형성하는 단계; 마스크를 이용하여 상기 캐패시터 산화막을 식각하여, 셀 영역에 형성된 상기 스토리지 노드 콘택플러그를 노출시키는 캐패시터 홀과 주변회로 영역에 형성된 상기 비트라인을 노출시키는 메탈 콘택홀을 동시에 형성하는 단계; 전체 구조상에 배리어 메탈 및 텅스텐을 증착하여 상기 캐패시터 홀을 매립하는 스토리지 노드와 상기 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 동시에 형성하는 단계; 상기 텅스텐 마스크가 노출될 때까지 표면을 평탄화하는 단계; 및 전체 구조상에 산화막 및 셀 오픈 마스크를 형성하는 단계를 포함하여 이루어진다.
본 발명은 마스크 스텝의 증가없이 스토리지 노드 전극과 메탈 콘택플러그를 동시에 형성하여 후속공정을 용이하게 한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 도면으로 이를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 반도체 기판 상에 워드라인, 랜딩플러그 콘택, 비트라인, 플러그 폴리실리콘, 캐패시터 산화막 및 식각정지막인 질화막을 형성하기 까지의 공정은 종래기술과 동일하며, 이러한 점을 참조하여 설명하면 다음과 같다.
먼저, 도2a에서처럼 반도체 기판(30) 상에 비트라인(31) 및 비트라인 하드마스크(32)를 적층하여 형성하고 이를 패터닝한다. 도2a에는 셀 영역 및 주변회로 영역에 형성된 비트라인이 도시되어 있다.
그리고, 반도체 기판(30)은 워드라인, 랜딩플러그 콘택(Landing Plug Contact) 및 기타 일련의 소자들이 형성된 기판이다.
이어서, 비트라인(31)을 포함하는 반도체 기판(30) 상에 제 1 층간절연막(34)을 형성하고, 이후에 상기 제 1 층간절연막(34)을 관통하는 플러그 폴리실리콘(35)을 셀 영역에 형성한다. 이때, 플러그 폴리실리콘(35)은 통상적으로 랜딩 플러그 콘택과 접속한다.
다음으로 플러그 폴리실리콘(35)을 포함하는 제 1층간절연막(34)상에 질화막(36)을 증착한다. 여기서, 질화막(36)은 후속 캐패시터 산화막 식각시에 식각정지막(stop layer) 및 습식식각시의 어택 방지막으로 사용된다.
다음으로, 질화막(36) 상에 캐패시터 산화막을 형성한다. 캐패시터 산화막으로는 PSG(Phospho Silicate Glass) 막, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG(Undoped Silicated Glass) 막, BPSG(Boro Phospho Silicate Glass) 막 등이 사용될 수 있으며, 또는 전술한 산화막들이 적층된 구조를 사용할 수도 있다.
도2a를 참조하면 PSG 막(37)과 PE-TEOS 막(38)이 적층된 구조가 캐패시터 산화막으로 사용되고 있음을 알 수 있다.
다음으로, 캐패시터 산화막(37, 38) 및 질화막(36)을 패터닝하기 위한 스토리지 노드 마스크(39)를 상기 캐패시터 산화막 상에 형성한다.
본 발명의 일실시예에서 사용된 스토리지 노드 마스크(39)로는 텅스텐이 사용되었다. 종래기술에서는 스토리지 노드 마스크로 주로 폴리실리콘이 사용되었으나, 본 발명의 일시예에서는 텅스텐이 스토리지 노드 마스크(39)로 사용되었다.
이는, 셀 영역의 스토리지 노드 전극과 주변회로 영역의 메탈 콘택 플러그를 동시에 형성하며, 또한 캐패시터 홀의 CD(Critical Dimension) 및 프로파일을 보다 안정적으로 조절하기 위한 것으로, 종래에 사용된 폴리실리콘 보다 더 견고한 텅스텐을 스토리지 노드 마스크로 사용한 것이다.
이어서, 텅스텐 스토리지 노드 마스크(39) 상에 감광막(40)을 형성한 후, 노광/식각공정을 통해 상기 감광막(40)을 패터닝한다.
이때, 셀 영역에서는 스토리지 노드 전극을 형성하고, 주변회로 영역에서는 메탈 콘택 플러그를 형성하기 위해 상기 감광막(40)이 패터닝된다.
다음으로 도2b에 도시된 바와같이 감광막(미도시)을 식각마스크로 사용하여 텅스텐 스토리지 노드 마스크(39)를 패터닝한다.
본 발명의 일실시예에 따른 스토리지 노드 마스크와 종래기술에 따른 스토리 지 노드 마스크를 비교하면 다음과 같은 점이 다르다.
먼저, 본 발명의 일실예에 따른 스토리지 노드 마스크(39)는 텅스텐이 사용되었으며, 메탈 콘택플러그를 형성하기 위해 셀 영역이외에 주변회로 영역에서도 패터닝 되고 있음을 알 수 있다.
이에 반해, 종래기술에 따른 스토리지 노드 마스크(18)로는 폴리실리콘이 즈로 사용되었으며, 스토리지 노드를 형성하기 위해 셀 영역에서만 패터닝 되었었다.
본 발명에서는 텅스텐을 스토리지 노드 전극으로 사용함으로써, 유전체와의 관계에서 종래의 폴리실리콘 스토리지 노드 전극 보다 일 함수(work function) 차이가 크므로, 유효두께를 낮출 수 있어 고 용량의 캐패시턴스를 얻을 수 있는 장점이 있다.
이와같이, 텅스텐 스토리지 노드 마스크(39)를 패터닝한 이후에, 이를 이용하여 셀 영역 및 주변회로 영역에 형성된 PSG 막(37)과 PE-TEOS 막(38) 및 질화막(36)을 식각하는 공정을 수행한다.
이러한 식각공정을 통해 셀 영역에서는 플러그 폴리실리콘(35)이 노출되는 캐패시터 홀이 형성되며, 주변회로 영역에서는 PSG 막(37), PE-TEOS 막(38), 질화막(36) 및 비트라인 하드마스크(32)가 식각되어 비트라인(31)이 노출되는 메탈 콘택홀이 형성된다. 이를 도2c에 도시하였다.
다음으로 도2d에 도시된 바와같이, 전체 구조상에 배리어 메탈(미도시) 및 텅스텐(41)을 증착하여 셀 영역의 스토리지 노드 콘택홀 및 주변회로 영역의 메탈 콘택홀을 매립한다.
즉, 본 발명의 일실시예에서는 셀 영역에서 스토리지 노드 전극을 형성하는 동시에 주변회로 영역에서는 메탈 콘택 플러그가 동시에 형성된다. 따라서, 후속 메탈 콘택형성공정에서 기 형성된 메탈 콘택 플러그가 그대로 사용되므로, 소자의 수직적 높이 증가에 따른 콘택홀 형성의 어려움 및 갭필 공정의 부담을 최소화하여 안정적인 소자제작이 가능하다.
이와같이 배리어 메탈 및 텅스텐을 전체구조 상에 증착한 이후에, 화학기계연마나 또는 에치벡 공정을 적용하여 표면을 평탄화한 후, 도2e에 도시된 바와같이 산화막(42)을 전체 구조 상에 형성한다.
다음으로, 도2f에 도시된 바와같이 셀 영역 만을 오픈시키는 셀 오픈 마스크(43)를 형성하고, 이를 이용하여 셀 영역에 형성된 PE-TEOS막(38) 과 PSG막(37) 및 질화막(36)을 제거하여 텅스텐 스토리지 노드(41)를 노출시킨다.
이후에 유전체 및 상부전극을 형성하여 캐패시터 구조를 완성한다. 다음으로 주변회로 영역의 비트라인과 금속배선을 연결하는 메탈 콘택 형성공정이 수행되는데, 본 발명의 일실시예에서는 기 형성된 메탈 콘택플러그를 이용하게 되므로, 후속 갭필 공정의 마진도 향상시킬 수 있음은 전술한 바와같다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진자에게 있어 명백할 것이다.
본 발명을 적용하면, 디자인 룰의 미세화에 따른 필연적인 결과인 소자의 토폴로지의 증가에도 불구하고 안정적인 메탈 콘택형성을 가능케 하여 소자제작의 안정성과 신뢰성을 높일 수 있는 효과가 있다.

Claims (2)

  1. 셀 영역과 주변회로 영역을 포함하는 반도체 소자의 제조방법에 있어서,
    기판 상에 비트라인 및 상기 비트라인을 덮는 제 1 층간절연막 및 상기 층간절연막을 관통하는 스토리지 노드 콘택플러그를 형성하는 단계;
    상기 제 1 층간절연막 상에 캐패시터 산화막을 형성하는 단계;
    마스크를 이용하여 상기 캐패시터 산화막을 식각하여, 셀 영역에 형성된 상기 스토리지 노드 콘택플러그를 노출시키는 캐패시터 홀과 주변회로 영역에 형성된 상기 비트라인을 노출시키는 메탈 콘택홀을 동시에 형성하는 단계;
    전체 구조상에 배리어 메탈 및 텅스텐을 증착하여 상기 캐패시터 홀을 매립하는 스토리지 노드와 상기 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 동시에 형성하는 단계;
    상기 텅스텐 마스크가 노출될 때까지 표면을 평탄화하는 단계; 및
    전체 구조상에 산화막 및 셀 오픈 마스크를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크는 텅스텐인 것을 특징으로 하는 반도체 소자의 제조방법.
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