JP2531473B2 - 半導体メモリ装置およびその製造方法 - Google Patents
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Description
び製造方法に係り、特に素子の信頼性および集積度を向
上させるための半導体メモリ装置およびその製造方法に
関するものである。
進歩が顕著で、MOS型DRAMにおいては16Mb
DRAMが量産初期に入り、研究開発の中心は64Mb
級およびそれ以上のDRAMに移り変わりつつある。6
4Mb級およびそれ以上のDRAM素子において、セル
サイズは約1.5μm2以下で極小になるので、各種3
次元キャパシタ構造あるいはTa2O5膜等高誘電率誘電
体膜に対する検討が推進されている。
くなり、セルサイズの縮小はセルを構成する導電層相互
間の間隔を狭めることにより可能になる。高集積化は、
DRAMの場合、デザインルールにより最小特徴サイズ
でレイアウトされたゲート電極等の間の間隔が、ビット
ラインをドレーン領域に接触させるためのコンタクトホ
ールや、ストリッジ電極をソース領域に接触させるため
のコンタクトホールの最小特徴サイズと同じか一層小さ
くなる現象を誘発するので素子の信頼性に悪影響を及ぼ
す。
メモリ装置の製造方法を説明するための簡略なレイアウ
ト図で、傾いた四角形の形で形成され短い破線で限定さ
れた領域は半導体基板を活性領域および非活性領域に区
分するためのフィールド酸化膜形成のためのマスクパタ
ーンP1であり、基板全体にかけて上下に長い長方形で
示され実線で限定された領域はゲート電極およびワード
ライン形成のためのマスクパターンP2であり、中央部
に位置して内部に2本の斜線が描かれた正方形で示され
実線で限定された領域はビットラインをトランジスタの
ドレーン領域に接触させるためのコンタクトホール形成
のためのマスクパターンP3であり、前記マスクパター
ンP3と多くの小さい丸印を含み左右に長い長方形で示
され一点鎖線で限定された領域はビットライン形成のた
めのマスクパターンP4であり、前記マスクパターンP
1の左下部分に含まれその内部に1本の斜線が描かれた
正四角形で示され実線で固定された領域はストリッジ電
極をトランジスタのソース領域に接触させるためのマス
クパターンP5である。
成するためのレイアウトを示し、デザインルールに基づ
いて最小特徴サイズでレイアウトされたものである。図
1でI、IIおよびIII (楕円形で表示)と表示された領
域は、前記レイアウトを基にしてメモリセルを製造した
とき、互いに異なる機能をもつので互いに接触してはい
けない導電層等が部分的に接触しうる可能性のある部分
を表示したものである。I部分はストリッジ電極とビッ
トライン、II部分はストリッジ電極とゲート電極、そし
てIII 部分はビットラインとゲート電極の接触可能性を
示す。
モリ装置の断面図で、前記図1のA−A’線を切って見
たものである。前記図2で円形で表示されたA部分はビ
ットライン30とゲート電極18の接触部分を示したも
ので、図1のIII の部分を図示したものである。セルサ
イズを最小化するための方法で、前記ゲート電極間の間
隔とビットライン接触のためのコンタクトホールの横方
向の大きさを同一にレイアウトする。そのレイアウトに
基づいて製造されたメモリ装置は、コンタクトホール形
成のための食刻工程により前記ゲート電極の一側面がコ
ンタクトホール内面に露出されるので、図2A部分に示
すようにゲート電極とビットラインの接触現象が発生す
る。互いに異なる機能をもつ導電層間の接触問題は図2
A部分だけではなく、図1のI、IIおよびIII の部分に
共通的に発生するが、このような接触問題はメモリセル
等の正常な動作機能を阻害する主な要因として作用す
る。また、図2で円形で表示されたB部分は下部構造物
(図2ではトランジスタおよびビットライン30)によ
り表面の段差がひどくなった部分を示したもので、スト
リッジ電極の形成のため導電物質を蒸着/食刻する工程
においてストリンガの発生確率が高いところである。前
記ストリンガは素子の信頼性を低下させる要因のうちの
1つとしてその表面の段差がひどいところほどその発生
の確率が高い。
半導体メモリ装置は導電層間の接触およびストリンガ発
生等の問題点を起こすので、64Mbおよびそれ以上に
高集積されているメモリ装置には不向きである。
装置の集積度および信頼度を増加させるための半導体メ
モリ装置を提供することにある。本発明の他の目的は前
記半導体メモリ装置を製造するにおいて適切な製造方法
を提供することにある。
の本発明の半導体メモリ装置は、ソース領域、ドレーン
領域およびゲート電極から構成されるトランジスタと、
第1コンタクトホールを通じて前記トランジスタのドレ
ーン領域と接触するビットラインと、第2コンタクトホ
ールを通じて前記トランジスタのソース領域と接触する
ストリッジ電極と、前記第1コンタクトホールおよび前
記第2コンタクトホールを有し、前記ビットラインの上
端よりも下方に形成され平坦化された第1絶縁層と、前
記第2コンタクトホールを有し、前記ストリッジ電極の
上端よりも下方に形成され平坦化された第2絶縁層と、
前記第1コンタクトホールの内部の側壁に形成され絶縁
物質からなる第1スペーサと、前記第2コンタクトホー
ルの内部の側壁に形成され絶縁物質からなる第2スペー
サと、前記第2コンタクトホールの内部の側壁と前記第
2スペーサとの間に介在する第2食刻阻止層と、を含む
ことを特徴とする。
導体メモリ装置は、ソース領域、ドレーン領域およびゲ
ート電極から構成されるトランジスタと、単一層からな
り、第1コンタクトホールを埋めるように形成され、前
記第1コンタクトホールを通じて前記トランジスタのド
レーン領域と接触するビットラインと、第2コンタクト
ホールの下部を埋め立て、下端が前記ソース領域と接触
するように形成された埋没導電層と、 下端が前記埋没導
電層と接触するように前記埋没導電層の上方に形成さ
れ、前記埋没導電層を媒介として前記ソース領域と接触
するストリッジ電極と、前記第1コンタクトホールおよ
び前記第2コンタクトホールを有し、前記ビットライン
の上端よりも下方に形成され平坦化された第1絶縁層
と、前記第2コンタクトホールを有し、前記ストリッジ
電極の上端よりも下方に形成され平坦化された第2絶縁
層と、を含むことを特徴とする。
リ装置の製造方法は、第1実施例に対応するもので、ソ
ース領域、ドレーン領域およびゲート電極から構成され
るトランジスタが形成された半導体基板にその表面が平
坦化された第1絶縁層を形成する第1工程と、前記ドレ
ーン領域上の前記第1絶縁層を部分的に除去することに
より第1コンタクトホールを形成する第2工程と、前記
第1コンタクトホールの内部の側壁に絶縁物質からなる
第1スペーサを形成する第3工程と、前記第1コンタク
トホールを通じて前記ドレーン領域と接触するビットラ
インを形成する第4工程と、前記ビットラインが形成さ
れた前記半導体基板の全面にその表面が平坦化された第
2絶縁層を形成する第5工程と、前記ソース領域上の前
記第1および第2絶縁層を部分的に除去することにより
第2コンタクトホールを形成する第6工程と、前記第2
コンタクトホール内部の側壁に絶縁物質からなる第2ス
ペーサを形成する第7工程と、前記第2コンタクトホー
ルを通じて前記ソース領域と接触するストリッジ電極を
形成する第8工程と、を含むことを特徴とする。
リ装置の他の製造方法は、ソース領域、ドレーン領域お
よびゲート電極から構成されるトランジスタが形成され
た半導体基板にその表面が平坦化された第1絶縁層を形
成する段階と、前記第1絶縁層が形成された前記半導体
基板の全面に第1コンタクトホールの形成のための第1
パターンが形成された物質層を形成する工程、前記第1
パターンの内部の側壁に第3スペーサを形成する工程、
および、前記第3スペーサが形成された前記半導体基板
の全面に前記第1パターンおよび前記第3スペーサを食
刻マスクとし前記半導体基板の表面を食刻終了点とした
異方性食刻を行なう工程により前記ドレーン領域上の前
記第1絶縁層を部分的に除去して第1コンタクトホール
を形成する段階と、前記第1パターンが形成された前記
物質層を除去した後、前記第1コンタクトホールを通じ
て前記ドレーン領域と接触するビットラインを形成する
段階と、前記ビットラインが形成された前記半導体基板
の全面にその表面が平坦化された第2絶縁層を形成する
段階と、前記第2絶縁層が形成された前記半導体基板の
全面に第2コンタクトホール形成のための第2パターン
が形成された物質層を形成する工程、前記第2パターン
の内部の側壁に第4スペーサを形成する工程、および、
前記第2パターンおよび前記第4スペーサを食刻マスク
とし前記半導体基板の表面を食刻終了点とした異方性食
刻を行う工程により前記ソース領域上の前記第1および
第2絶縁層を部分的に除去して第2コンタクトホールを
形成する段階と、前記第2パターンが形成された前記物
質層を除去した後、前記第2コンタクトホールを通じて
ソース領域と接触するストリッジ電極を形成する段階
と、を含むことを特徴とする。
導体メモリ装置のさらに他の製造方法は、第4実施例に
対応するもので、ソース領域、ドレーン領域およびゲー
ト電極から構成されるトランジスタが形成された半導体
基板にその表面が平坦化された第1絶縁層を形成する工
程と、前記ドレーン領域および前記ソース領域上の前記
第1絶縁層を部分的に除去することにより、第1コンタ
クトホールおよび第1次第2コンタクトホールを前記第
1絶縁層に形成する工程と、前記第1コンタクトホール
を通じて、前記ドレーン領域と接触するビットライン
と、前記第1次第2コンタクトホールを埋め立て前記第
1次第2コンタクトホールを通じて前記ソース領域と接
触する埋没導電層とを同時に形成する工程と、前記埋没
導電層が形成された前記半導体基板の全面にその表面が
平坦化された第2絶縁層を形成する工程と、前記埋没導
電層上の前記第2絶縁層を部分的に除去することにより
前記埋没導電層を露出させ、前記第1次第2コンタクト
ホールに接続する第2次第2コンタクトホールを前記第
2絶縁層に形成する工程と、下端が前記埋没導電層と接
触するように前記第2次第2コンタクトホールを埋め立
て、前記埋没導電層を媒介として前記ソース領域と接触
するストリッジ電極を形成する工程と、を含むことを特
徴とする。
よると、絶縁を確実にする方法、すなわちビットライン
およびストリッジ電極下部に形成される物質層の表面を
平坦化することにより表面段差によって発生するストリ
ンガを防止し、コンタクトホールの内部側壁に直接スペ
ーサを形成するか、コンタクトホールを形成し導電層間
の接触現象を防止することによりメモリ装置の信頼性を
向上させただけではなく高集積化実現に有利になるよう
にした。
て説明する。 第1実施例 図3〜図5は本発明による半導体メモリ装置の製造方法
の第1実施例を図示した断面図である。
ラインをトランジスタのドレーン領域16に接触させる
ための第1コンタクトホール5および前記第1コンタク
トホールの内部側壁に第1スペーサ40を形成する工程
を図示したもので、フィールト酸化膜12により活性領
域および非活性領域に区分された半導体基板10の前記
活性領域にドレーン領域16を共有し、それぞれ1つず
つのソース領域14およびゲート電極18を有する2個
のトランジスタ等を形成し、前記2個のトランジスタ等
を他の導電層等(以後の工程により形成される導電層)
から絶縁させるための目的で前記トランジスタが形成さ
れている半導体基板の全面に、例えばHTO(High Tem
perature Oxide)のような絶縁物質を約500Å〜20
00Å程度の厚さに付加し誘電体層20を形成する。次
いで、その表面を平坦に形成できる絶縁物質、例えばB
PSG(Boro-Phospho-Silicate Glass )、TEOS
(Tetra-Ethyl-Ortho-Silicate)系酸化膜、Si3N
4(Silicon Nitride )、SOG(Spin-On-Glass )お
よびCVD(Chemical Vapor Deposition )酸化膜等の
うちいずれか1つの物質や組み合わされた物質を約40
0℃以下の温度で約3000Å〜5000Å程度の厚さ
に付加した後、約800℃〜900℃程度の温度でリフ
ロー(reflow)させることによりその表面が平坦な第1
絶縁層22を形成し、図1のマスクパターンP3を利用
し前記誘電体層20および第1絶縁層22を部分的に食
刻することにより図示しないビットラインを前記ドレー
ン領域に接触させるための第1コンタクトホール5を形
成する。本発明では前記第1絶縁層を構成する物質のう
ち特にBPSGを用いる。このとき、第1コンタクトホ
ール5はその内部側壁に前記ゲート電極18の一側面が
露出される形態で形成されるが、これは大きさが最小の
セル形成のためにレイアウトされた前記レイアウト(図
1)に基づいて工程を進行するからである。
れている半導体基板全面にスペーサ40形成物質を付加
する。この物質は、前記第1絶縁層22を構成する物質
と異方性食刻率が異なる絶縁物質、例えばCVD酸化
膜、窒化物系絶縁体、不純物がドープされていない多結
晶シリコン、単結晶シリコンおよびPE−TEOS(Pl
asma Enhance Tetra-Ethyl-Ortho Silicate )系酸化膜
等のうちいずれか1つの物質や組み合わされた物質であ
って、これを約500Å〜2000Å程度の厚さに付加
した後(点線で表示された表面部分)、半導体基板全面
に異方性食刻を行なって第1コンタクトホール5の内部
側壁に第1スペーサ40を形成する。本発明では第1ス
ペーサ40を形成する物質のうち特にCVD酸化膜を用
いる。このとき第1スペーサ40は第1コンタクトホー
ル5の内部側壁を包む形態で形成されるので第1コンタ
クトホール5の内部側壁に露出されているゲート電極の
一側面が以後の工程により形成されるビットラインと接
触することを防止する。これは従来方法で問題になった
導電層間の接触による素子の動作阻害現象を効果的に解
決する。
第2コンタクトホール7および第2スペーサ42を形成
する工程を図示したもので、第1スペーサ40が形成さ
れている半導体基板全面にビットライン形成のための導
電物質、例えば前記ソース領域と同じ導電形の不純物が
ドープされた多結晶シリコン30Aを約500Å程度の
厚さに前記第1コンタクトホール5を埋めるように蒸着
し珪化物30B、例えばタングステン珪化物(WSi)
を前記多結晶シリコン上に薄く積層した後、図1の前記
マスクパターンP4を利用して半導体基板全面に異方性
食刻を行なうことにより前記ビットライン30を形成す
る。このとき、前記不純物がドープされた多結晶シリコ
ンおよびタングステン珪化物は平坦な表面を有する第1
絶縁層22上に積層されるので下部構造物の段差により
発生していたストリンガ発生を防止することができる。
な表面の段差がひどい部分で発生しやすいが、これは電
気的に絶縁されなければならない導電層と導電層の間を
連結する橋の役割をするので素子の信頼性を低下させる
大きな要因として作用する。本発明の前記図4Bでは、
ビットライン30の下部構造物(ビットラインが形成さ
れる前に形成され、所定の物質層で構成された構造物)
の表面を平坦化にさせた後、ビットライン30形成のた
めの導電層を蒸着するのでストリンガ発生を防止するこ
とができる。次いで、前記ビットライン30が形成され
ている半導体基板全面に、第1絶縁層22を構成するた
めに前記図3で言及された物質のうちいずれか1つの物
質や組み合わされた物質(本発明では特にBPSGを用
いる)を約3000Å〜5000Å程度の厚さでその表
面が平坦になるように付加し第2絶縁層24を形成した
後、図1の前記マスクパターンP5を利用しトランジス
タのソース領域14上に積層されている物質等、すなわ
ち誘電体層20、第1絶縁層22および第2絶縁層24
を部分的に食刻することにより第2コンタクトホール7
を形成する。このとき、図示されたように、第2コンタ
クトホール7内部側壁にゲート電極の一側面が露出され
ることが判る。
が形成されている半導体基板全面に前記第1スペーサを
構成するため前記図3で言及された物質等のうちいずれ
か1つの物質や組み合わされた物質(本発明では特にC
VD酸化膜を用いる)を約500Å〜2000Å程度の
厚さに付加した後(点線で表示)、異方性食刻を行なう
ことにより第2コンタクトホール7の内部側壁を包む形
態で形成される。このとき、ゲート電極の露出された前
記一側面は前記第2スペーサ42により他の導電層、例
えば以後の工程で形成されるストリッジ電極と絶縁でき
る。
のための逆パターン28を形成する工程を図示したもの
で、第2スペーサ42が形成されている半導体基板にス
トリッジ電極形成のための導電物質、例えば前記ソース
領域14の導電形のようなタイプの不純物がドープされ
た多結晶シリコンを蒸着食刻する工程を何回か反復し、
第2コンタクトホール7内部を完全に埋めることにより
(第2コンタクトホールに導電物質を充填する工程)ス
トリッジ電極と前記ソース領域14を連結する柱電極1
00aを形成した後、半導体基板全面に食刻阻止層26
を形成するための物質で、例えば窒化物(Nitride )の
ような物質を約1000Å程度の厚さに付加し、半導体
基板全面に前記逆パターン形成のための絶縁物質で、任
意の湿式食刻に対して前記食刻阻止層26を構成する物
質とは食刻率が異なる物質26を約6000Å程度の厚
さに付加する。前記逆パターン28は所定のマスクパタ
ーン(前記図1で図示していない)を利用し前記食刻阻
止層26および逆パターン形成のための絶縁物質を部分
的に食刻することにより完成される。
0を形成する工程を図示したもので、前記逆パターン2
8が形成されている半導体基板全面にストリッジ電極1
00を構成する導電物質で、例えば前記ソース領域14
の導電形と同様のタイプの不純物がドープされた多結晶
シリコンのような導電物質を所定の厚さに蒸着し、前記
導電物質が完全に覆われる程度の厚さにフォトレジスト
を平坦に付加した後、蒸着された前記導電物質の表面が
部分的に現われるように前記フォトレジストをエッチバ
ックすることにより前記逆パターン28により形成され
たトレンチを埋める形態のフォトレジストパターン72
を形成する。ストリッジ電極100は前記フォトレジス
トパターン72を食刻マスクとしその表面が部分的に現
われた前記導電物質を食刻することにより完成される。
プレート電極120を形成する工程を図示したもので、
前記フォトレジストパターンおよび逆パターン(前記図
4D中の72および28)を湿式食刻で除去した後、半
導体基板全面に誘電物質で、例えばONO(Oxide/Nitr
ide/Oxide )またはTaO5(Tantalum Oxide)のよう
な誘電物質を付加することにより前記誘電体膜110を
形成し、前記誘電体膜が形成されている半導体基板全面
に例えば不純物がドープされた多結晶シリコンのような
物質を蒸着することにより前記プレート電極120を完
成する。
なわちビットライン30およびストリッジ電極100下
部に形成される物質層の表面を平坦化にすることにより
表面段差により発生するストリンガを防止し、コンタク
トホールの内部側壁にスペーサを形成し導電層間の接触
現象を防止することによりメモリ装置の信頼性を向上さ
せただけではなく高集積化実現に有利になるようにし
た。
3〜図5で参照した符号の同一な符号は同一部分を意味
する。 第2実施例 図6は本発明による半導体メモリ装置の製造方法の第2
実施例により製造された半導体メモリを図示した断面図
である。
成された食刻阻止層26上に、離隔層(以後の工程によ
り除去されるので前記図6では図示されていない)を形
成した後に第2コンタクトホールを形成する。次いで、
前記離隔層の表面および前記第2コンタクトホールの内
壁に食刻阻止層を形成する物質を積層したのち異方性食
刻することにより前記第2コンタクトホールの内部の側
壁に第2食刻阻止層としての食刻阻止層26を残す。続
いて、第2コンタクトホールの内壁に第2スペーサ42
を形成した後、ストリッジ電極100を形成する。そし
て、湿式食刻工程により前記離隔層を除去する。これに
より、ストリッジ電極100の下面までセルキャパシタ
ンス増加のための有効キャパシタ面積として利用するこ
とができる。第2コンタクトホールの内部側壁と第2ス
ペーサ42の間に介在する食刻阻止層26により、離隔
層除去のための湿式食刻工程において第2スペーサ42
が損傷することを防止する効果がある。
リ装置によると、第1実施例により製造されたメモリ装
置より若干大きいセルキャパシタンスが得られる。 第3実施例 図7および図8は本発明による半導体メモリ装置の製造
方法の第3実施例を図示した断面図で、第1および第2
コンタクトホール形成方法を変えたものである。
22およびその下部構造物(すなわちトランジスタ)が
形成されている半導体基板全面に、パターン形成が可能
で第1絶縁層を構成する物質と異方性食刻に対してその
食刻率が異なる物質、例えば多結晶シリコンやフォトレ
ジストを約1000Å〜3000Å程度の厚さに蒸着し
た後、図1の前記マスクパターンP3を利用し前記物質
を異方性食刻することにより第1コンタクトホール形成
のためのパターン50を形成する。次いで、異方性食刻
に対して前記第1絶縁層を構成する物質と食刻率が異な
る物質、例えば前記パターン50を構成する物質として
多結晶シリコンを用いた場合は多結晶シリコンを、前記
パターン50を構成する物質としてフォトレジストを用
いた場合は低温蒸着が可能な酸化膜を前記パターン50
が形成されている半導体基板全面に約500Å〜200
0Å程度の厚さに付加した後、異方性食刻を行なうこと
により第3スペーサ52を形成する。第1コンタクトホ
ール5は前記パターン50および第3スペーサ52を食
刻マスクにし半導体基板表面を食刻終了点にした異方性
食刻工程を行なうことにより形成される。
P3を利用して第1コンタクトホールを第1絶縁層22
および誘電体層20に直接形成した後、そのコンタクト
ホールの内部側壁に絶縁物質からなる第1スペーサをさ
らに形成し従来の方法で問題となった誘電層間の接触問
題を解決しようとしたが、第3実施例の方法では、前記
マスクパターンP3を利用した第1コンタクトホール形
成のためのパターン50を前記第1絶縁層22上に形成
し、前記パターン50内部側壁に第3スペーサをさらに
形成した後、前記パターン50および第3スペーサを食
刻マスクとして利用し最小特徴サイズより小さい第1コ
ンタクトホールを前記第1絶縁層22および誘電体層2
0に形成することにより第1実施例の第1スペーサのよ
うな絶縁効果が得られる(図7)。
で、ビットライン30、第2絶縁層24を形成した後、
前記図7で説明したような方法で、前記ソース領域上に
積層されている物質等、すなわち第2絶縁層24、第1
絶縁層22および誘電体層20を部分的に除去すること
により最小特徴サイズより小さい第2コンタクトホール
を形成し、前記第1実施例で説明したような方法でスト
リッジ電極100、誘電体膜110およびプレート電極
120を形成することにより1つのトランジスタと1つ
のキャパシタから構成されるメモリセル等が規則的な形
で半導体基板全体にかけて形成される半導体メモリ装置
を完成する(図8)。
造方法の実施例を説明するための簡略なレイアウト図
で、前記図1のレイアウト図と異なる点は、第1および
第2コンタクトホールの形成のためのマスクパターンP
3と、ビットラインおよび埋没導電層形成のためのマス
クパターンP4がそれぞれ1枚ずつのマスクに形成され
るということである。このとき、前記ビットラインおよ
び埋没導電層を1枚のマスクに形成するとき図1のIの
部分が図9では接触されない状態にレイアウトされるこ
とが判るが、これはデザインルールにより前記マスクパ
ターン等が形成されるからである。
製造方法の第4実施例を図示した断面図で、前記第1、
第2および第3実施例とは、第1および第2コンタクト
ホールを同時に形成するという点で異なる。まず、図1
0Aを参照すると、第1コンタクトホール5および第2
コンタクトホール7と第1スペーサ40および第2スペ
ーサ42を形成する工程を図示したもので、前記図3A
のような方法により第1絶縁層22が形成されている半
導体基板に、図9の前記マスクパターンP3を利用し前
記第1絶縁層22および誘電体層20を部分的に食刻す
ることにより第1コンタクトホール5および第1次第2
コンタクトホール7を形成した後、前記図3で説明した
ような方法で、前記第1および第1次第2コンタクトホ
ールの内部側壁に第1スペーサ40および第2スペーサ
42を形成する。
および埋没導電層32を形成する工程を図示したもの
で、第1スペーサ40および第2スペーサ42が形成さ
れている半導体基板に、導電物質、例えばソース領域1
4およびドレーン領域16の導電形のようなタイプの不
純物がドープされた多結晶シリコンを、第1および第1
次第2コンタクトホールを完全に埋めて、第1絶縁層2
2表面に基づいて所定厚さを有するように蒸着した後、
図9の前記マスクパターンP4を利用して写真食刻工程
を行なうことによりビットライン30および埋没導電層
32を形成する。このとき、前記埋没導電層32はスト
リッジ電極とトランジスタの前記ソース領域14を連結
する媒介層としての役割をする。
は、前記第2コンタクトホールが第2絶縁層24、第1
絶縁層22と誘電体層20を通じて形成されるので前記
3つの層の厚さほどホールの深さも深くなり、ホール内
に空間が生成され素子の信頼性を落とす恐れがあった
が、本実施例では前記埋没導電層32を媒介にしストリ
ッジ電極とソース領域を連結するので空間生成確率をも
っと減らせるだけではなく、コンタクトホールを信頼性
あるように形成できる。
00、誘電体膜110およびプレート電極120を形成
する工程を図示したもので、ビットライン30および埋
没導電層32が形成されている半導体基板上に第2絶縁
層24を形成し、前記埋没導電層32とストリッジ電極
を連結するための第2次第2コンタクトホールを形成し
た後、前記第1、第2および第3実施例の方法と同様の
方法で、前記ストリッジ電極100、誘電体層膜110
およびプレート電極120を形成する。
導電層32を媒介装置とし前記ストリッジ電極100と
トランジスタのソース領域14を連結することにより、
コンタクトホールで発生する恐れのある空間生成を防止
した。 第5実施例 図11A〜図11Cは本発明による半導体メモリ装置の
製造方法の第5実施例を図示した断面図で、前記図9の
マスクパターンおよび前記第3実施例の方法を利用し第
1および第2コンタクトホールを形成した場合である。
1絶縁層22まで形成し、前記図9のマスクパターンお
よび前記図7Aで紹介した方法を利用しコンタクトホー
ルの形成のためのパターン54および側壁スペーサ56
を形成した後、前記パターン54および側壁スペーサ5
6を食刻マスクとして利用し半導体基板全面に異方性食
刻を行なうことにより、第1コンタクトホール5および
第1次第2コンタクトホール7を形成する(図11
A)。次いで、前記図10Bで紹介した方法と同様の方
法でビットライン30および埋没導電層32を形成した
後(図11B)、前記図10Cで紹介した方法と同様の
方法でストリッジ電極100、誘電体層膜110および
プレート電極120を形成することにより1つのトラン
ジスタと1つのキャパシタから構成されたメモリセルが
半導体基板に規則的な形で形成されたメモリ装置を完成
する。
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなしえることはもちろんである。
メモリ装置の製造方法によると、導電層、すなわちビッ
トラインおよびストリッジ電極の下部に形成される物質
層の表面を平坦化することにより表面段差により発生す
るストリンガを防止し、コンタクトホールの内部側壁に
直接スペーサを形成するか、コンタクトホールを形成す
るためのパターンの側壁にスペーサを形成した後コンタ
クトホールを形成することにより導電層管の接触現象を
防止し、メモリ装置の信頼性を向上させただけではな
く、一層の高集積化を実現するという効果がある。
の製造方法を説明するために図示された半導体メモリ装
置主要部の概略構成図である。
断面図である。
1実施例を図示した半導体メモリ装置主要部の断面図で
ある。
方法の第1実施例を図示した半。導体メモリ装置主要部
の断面図である。
1実施例を図示した半導体メモリ装置主要部の断面図で
ある。
2実施例により製造された半導体メモリ装置主要部を図
示した断面図である。
3実施例を図示した半導体メモリ装置主要部の断面図で
ある。
3実施例を図示した半導体メモリ装置主要部の断面図で
ある。
の実施例を説明するために図示された半導体メモリ装置
主要部の概略構成図である。
造方法の第4実施例を図示した半導体メモリ装置主要部
の断面図である。
造方法の第5実施例を図示した半導体メモリ装置主要部
の断面図である。
Claims (15)
- 【請求項1】 ソース領域、ドレーン領域およびゲート
電極から構成されるトランジスタと、 第1コンタクトホールを通じて前記トランジスタのドレ
ーン領域と接触するビットラインと、 第2コンタクトホールを通じて前記トランジスタのソー
ス領域と接触するストリッジ電極と、前記第1コンタクトホールおよび前記第2コンタクトホ
ールを有し、 前記ビットラインの上端よりも下方に形成
され平坦化された第1絶縁層と、前記第2コンタクトホールを有し、 前記ストリッジ電極
の上端よりも下方に形成され平坦化された第2絶縁層
と、 前記第1コンタクトホールの内部の側壁に形成され絶縁
物質からなる第1スペーサと、 前記第2コンタクトホールの内部の側壁に形成され絶縁
物質からなる第2スペーサと、 前記第2コンタクトホールの内部の側壁と前記第2スペ
ーサとの間に介在する第2食刻阻止層と、 を含むことを特徴とする半導体メモリ装置。 - 【請求項2】 前記ゲート電極は前記ビットラインの上
端よりも下方に、前記ビットラインは前記ストリッジ電
極の上端よりも下方に形成されていることを特徴とする
請求項1記載の半導体メモリ装置。 - 【請求項3】 前記ストリッジ電極と前記第2絶縁層と
の間には第1食刻阻止層、プレート電極および誘電体膜
が介在していることを特徴とする請求項1記載の半導体
メモリ装置。 - 【請求項4】 前記第1および第2絶縁層はBPSG、
TEOS系酸化膜、シリコン窒化物、SOGおよびCV
D酸化膜のうちいずれか1つの物質、またはこれらの組
み合わされた物質で形成されたことを特徴とする請求項
1記載の半導体メモリ装置。 - 【請求項5】 前記第1および第2スペーサはCVD酸
化膜、窒化物系絶縁体、不純物がドープされていない多
結晶シリコン、単結晶シリコンおよびPE−TEOS系
酸化膜等のうちいずれか1つの物質、またはこれらの組
み合わされた物質で形成されたことを特徴とする請求項
4記載の半導体メモリ装置。 - 【請求項6】 前記第1および第2コンタクトホールに
は前記ドレーン領域および前記ソース領域と同じ導電形
の導電物質が埋められていることを特徴とする請求項1
記載の半導体メモリ装置。 - 【請求項7】 ソース領域、ドレーン領域およびゲート
電極から構成されるトランジスタと、 単一層からなり、第1コンタクトホールを埋めるように
形成され、前記第1コンタクトホールを通じて前記トラ
ンジスタのドレーン領域と接触するビットラインと、第2コンタクトホールの下部を埋め立て、下端が前記ソ
ース領域と接触するように形成された埋没導電層と、 下端が前記埋没導電層と接触するように前記埋没導電層
の上方に形成され、前記埋没導電層を媒介として 前記ソ
ース領域と接触するストリッジ電極と、前記第1コンタクトホールおよび前記第2コンタクトホ
ールを有し、 前記ビットラインの上端よりも下方に形成
され平坦化された第1絶縁層と、前記第2コンタクトホールを有し、 前記ストリッジ電極
の上端よりも下方に形成され平坦化された第2絶縁層
と、 を含むことを特徴とする半導体メモリ装置。 - 【請求項8】 ソース領域、ドレーン領域およびゲート
電極から構成されるトランジスタが形成された半導体基
板にその表面が平坦化された第1絶縁層を形成する第1
工程と、 前記ドレーン領域上の前記第1絶縁層を部分的に除去す
ることにより第1コンタクトホールを形成する第2工程
と、 前記第1コンタクトホールの内部の側壁に絶縁物質から
なる第1スペーサを形成する第3工程と、 前記第1コンタクトホールを通じて前記ドレーン領域と
接触するビットラインを形成する第4工程と、前記 ビットラインが形成された前記半導体基板の全面に
その表面が平坦化された第2絶縁層を形成する第5工程
と、 前記ソース領域上の前記第1および第2絶縁層を部分的
に除去することにより第2コンタクトホールを形成する
第6工程と、 前記第2コンタクトホール内部の側壁に絶縁物質からな
る第2スペーサを形成する第7工程と、 前記第2コンタクトホールを通じて前記ソース領域と接
触するストリッジ電極を形成する第8工程と、 を含むことを特徴とする半導体メモリ装置の製造方法。 - 【請求項9】 前記第1工程の前に、前記トランジスタ
が形成された前記半導体基板の全面に絶縁層を形成する
工程をさらに実施することを特徴とする請求項8記載の
半導体メモリ装置の製造方法。 - 【請求項10】 前記絶縁層を構成する物質としてHT
Oのような絶縁物質を用いることを特徴とする請求項9
記載の半導体メモリ装置の製造方法。 - 【請求項11】 前記第3工程は、前記第2工程を経た
前記半導体基板の全面に任意の第1異方性食刻に対して
前記第1絶縁層を構成する物質とその食刻率が異なる絶
縁物質を付加する工程および前記絶縁物質を付加する工
程を経た前記半導体基板の全面に前記第1異方性食刻を
行なう工程で実施され、前記第7工程は、前記第6工程
を経た前記半導体基板の全面に任意の第2異方性食刻に
対して前記第2絶縁層を構成する物質とその食刻率が異
なる絶縁物質を付加する工程および前記絶縁物質を付加
する工程を経た前記半導体基板の全面に前記第2異方性
食刻を行なう工程で実施されることを特徴とする請求項
8記載の半導体メモリ装置の製造方法。 - 【請求項12】 前記第1および第2絶縁層を構成する
物質として、BPSG、TEOS系酸化膜、シリコン窒
化物、SOGおよびCVD酸化膜等のうちいずれか1つ
の物質、または組み合わされた物質を使用することを特
徴とする請求項11記載の半導体メモリ装置の製造方
法。 - 【請求項13】 前記第1および第2スペーサを構成す
る物質として、CVD酸化膜、窒化物系絶縁体、不純物
がドープされていない多結晶シリコン、単結晶シリコン
およびPE−TEOS系酸化膜等のうちいずれか1つの
物質、または組み合わされた物質を使用することを特徴
とする請求項11記載の半導体メモリ装置の製造方法。 - 【請求項14】 ソース領域、ドレーン領域およびゲー
ト電極から構成されるトランジスタが形成された半導体
基板にその表面が平坦化された第1絶縁層を形成する段
階と、前記 第1絶縁層が形成された前記半導体基板の全面に第
1コンタクトホールの形成のための第1パターンが形成
された物質層を形成する工程、前記第1パターンの内部
の側壁に第3スペーサを形成する工程、および、前記第
3スペーサが形成された前記半導体基板の全面に前記第
1パターンおよび前記第3スペーサを食刻マスクとし前
記半導体基板の表面を食刻終了点とした異方性食刻を行
なう工程により前記ドレーン領域上の前記第1絶縁層を
部分的に除去して第1コンタクトホールを形成する段階
と、前記第1パターンが形成された前記物質層を除去した
後、前記 第1コンタクトホールを通じて前記ドレーン領
域と接触するビットラインを形成する段階と、 前記ビットラインが形成された前記半導体基板の全面に
その表面が平坦化された第2絶縁層を形成する段階と、前記 第2絶縁層が形成された前記半導体基板の全面に第
2コンタクトホール形成のための第2パターンが形成さ
れた物質層を形成する工程、前記第2パターンの内部の
側壁に第4スペーサを形成する工程、および、前記第2
パターンおよび前記第4スペーサを食刻マスクとし前記
半導体基板の表面を食刻終了点とした異方性食刻を行う
工程により前記ソース領域上の前記第1および第2絶縁
層を部分的に除去して第2コンタクトホールを形成する
段階と、前記第2パターンが形成された前記物質層を除去した
後、前記 第2コンタクトホールを通じてソース領域と接
触するストリッジ電極を形成する段階と、 を含むことを特徴とする半導体メモリ装置の製造方法。 - 【請求項15】 ソース領域、ドレーン領域およびゲー
ト電極から構成されるトランジスタが形成された半導体
基板にその表面が平坦化された第1絶縁層を形成する工
程と、 前記ドレーン領域および前記ソース領域上の前記第1絶
縁層を部分的に除去することにより、第1コンタクトホ
ールおよび第1次第2コンタクトホールを前記第1絶縁
層に形成する工程と、 前記第1コンタクトホールを通じて前記ドレーン領域と
接触するビットラインと、前記第1次第2コンタクトホ
ールを埋め立て前記第1次第2コンタクトホールを通じ
て前記ソース領域と接触する埋没導電層とを同時に形成
する工程と、 前記埋没導電層が形成された前記半導体基板の全面にそ
の表面が平坦化された第2絶縁層を形成する工程と、 前記埋没導電層上の前記第2絶縁層を部分的に除去する
ことにより前記埋没導電層を露出させ、前記第1次第2
コンタクトホールに接続する第2次第2コンタクトホー
ルを前記第2絶縁層に形成する工程と、下端が前記埋没導電層と接触するように前記第2次第2
コンタクトホールを埋め立て、 前記埋没導電層を媒介と
して前記ソース領域と接触するストリッジ電極を形成す
る工程と、 を含むことを特徴とする半導体メモリ装置の製造方法。
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