KR930009542B1 - 프로그래머블 반도체 메모리 장치 - Google Patents

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다까오 아가오끼
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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

프로그래머블 반도체 메모리 장치
제 1 도는 종래 RWM의 일예의 회로도.
제 2 도는 본 발명의 RWM의 제 1 실시예의 회로도.
제 3 도는 본 발명의 RWM의 제 2 실시예의 회로도.
제 4 도는 본 발명의 다른 실시예를 나타내는 도면.
제 5 도는 본 발명의 또다른 실시예를 나타내는 도면.
제 6 도는 본 발명의 또다른 실시예를 나타내는 도면.
본 발명은 프로그래머블 반도체 메모리 장치(소위 RWM : 독출/기입 메모리), 보다 구체적으로는 장치 식별 코우드 기억용 회로를 갖는 RWM에 관한 것이다.
RWM은 일반적으로 RAM(랜덤 억세스 메모리)와 ROM(리드 온리 메모리)로 대별된다.
프로그래머블 ROM은 RWM에 상당한다. 프로그래머블 ROM은 그 구성면에서, 바이폴라형, FAMOS(Floating-gate Avalanche Injection MOS) 또는 MNOS(Metal Nitride Oxide Semiconductor) 등으로 분류되며, 그 용도에 따라, 휴즈(fuse) ROM(프로그래머블 ROM), EEP-ROM(Electrically Erasable and programmable ROM), 또는 EA-ROM(Electrically Alterable ROM)으로 분류된다.
RWM은 블랭크상태, 즉, 데이타가 기입안된 상태로 제조업자로부터 제공되고, 사용자측에서 ROM라이터(writer)에 의해서 데이타를 기입한다. ROM라이터는 데이타를 RWM장치에 기입하는 조건을 자동세팅하는 기능을 갖고 있다.
그러므로, 통상, 자기장치 식별 코우드를 기억하고, 데이타를 RWM에 기입할 때 자기장치 식별코우드의 독출이 가능한 회로가 장치측에 설치돼 있다. 자기장치 식별 코우드는, 제조업자명, 메모리용량, 기입 앨고리듬 종류 및 RWM의 침 수정등과 같은 RWM으로의 데이타 기입 조건을 나타낸다.
제 1 도는 RWM의 동작을 설명키 위한 종래의 RWM회로의 구성을 나타낸다.
RWM은 통상 제 1 메모리 셀 어레이(1)∼K번째 메모리 셀 어레이(3), 데이타 감지회로(4)로 구성돼 있다. 보다 구체적으로는, RWM은, 비트라인 B1∼Bm, 워드라인 W1∼Wn및 Wc, 메모리 트랜지스터 Q11∼Qmn, 비트라인 선택 트랜지스터 Qls∼Qms, 장치 식별 코드 기억 트랜지스터 Qlc∼Qkc와 버스라인들 Bul∼Buk로 구성돼 있다.
RWM에 메모리 기입이 실행될때에, 번지 신호가 생성되어 1워드라인(예 : W1)과 1비트 라인(예 : B1)을 선택하여, 소정의 메모리 트랜지스터(Q11)을 선택하며, "H"신호 또는 "L"신호를 메모리 트랜지스터 회로(Q11)에 공급함으로써 데이타가 기입된다. 데이타 독출시에는, 상기와 동일한 동작에 의해, 소정의 메모리 트랜지스터(Q11)이 선택됨으로써 기억된 데이타를 출력한다.
통상적으로, 장치 식별코드는 비트라인에 접속된 장치 식별 코우드 기억 트랜지스터(Q1c)∼(Qkc)에 기억돼 있다.
제 1 도에 도시된 종래 기술을 참조해 보면, 장치 식별 코우드 기억 트랜지스터(Q1c)∼(Qkc)가 각각의 메모리 셀 어레이에 대해 설치돼 있고, K개의 장치 식별 코우드 기억 트랜지스터(Q1c)∼(Qkc)가 사용되므로, 장치 식별 코우드의 수는 k비트로 구성돼 있다.
이러한 유형의 장치에서는, 전용 워드라인 Wc만을 선택함으로써 장치 식별코우드를 독출하는 것이 가능하다.
따라서, 이런 종류의 장치는 패턴이 용이하고, 따라서 넓은 용도를 갖는다.
최근 LSI의 고집적도화에 수반하여, 수율의 향상을 위하여 여분 비트라인이 설치된다. 여분 비트라인은 메모리에 수개의 스페어 비트라인이 설치되어 있다.
따라서, 결함있는 비트라인, 워드라인, 또는 메모리 셀이 메모리내에 존재하는 경우라도, 이 결함부분을 선택하는 번지신호가 메모리에 입력되는 경우에 스페어 비트라인이 선택된다. 따라서, 결함을 갖는 장치를 마치 무결함인 것처럼 사용할 수 있다.
여분 비트라인을 설치하면, 언제나 임의의 비트라인을 스페어 비트라인으로 치환할 수 있다. 이 경우, 치환된 비트라인은 이후에 사용되지 않는다. 장치 식별 코우드 기억 트랜지스터 Q1c가 상기 치환된 비트라인에 접속되는 경우, 장치식별 코우드 기억 트랜지스터 Qic 내에 기억된 장치식별 코우드 기억 트랜지스터 Qic 내에 기억된 장치식별 코우드의 요소, 예를들면 K-비트 코우드의 i번째 요소가 결여되어 독출이 불가능하다.
이로인해, 장치식별 코우드가 유효한 기능을 실행하지 못한다.
그러므로, 비트라인 여분성이 부여되면, 이 비트라인에 접속된 장치식별 코우드 기억 트랜지스터내에 기억된 장치식별 코오드를 구비한 종류를 사용할 수 없다.
본 발명의 한 목적은, 비트라인 여분성을 채용한 경우에도 장치 식별 코우드의 독출이 용이한 장치식별 코우드를 기억할 수 있는 RWM을 제공하는데 있다.
본 발명의 프로그래머블 반도체 메모리 장치의 특징은, 메모리 셀 어레이들(1, 2, 3), 이 메모리 셀 어레이에 대해 데이타를 기억 및 독출하는 데이타 감지회로, 상기 메모리 셀 어레이를 형성하는 복수의 비트라인의 공통노드에 접속된 버스라인 및, 이 버스라인에 결합된 프로그래머블 반도체 메모리 장치를 식별하기 위한 식별 코우드를 기억하며, 이 식별 코우드의 외부 독출이 가능한 수단으로 구성된 것을 특징으로 한다.
본 발명의 일실시예를 도면을 참조하여 하기에 설명한다.
제 2 도는 본 발명의 제 1 실시예를 나타낸다. 제 2 도에서, 제 1 도에 도시된 종래의 장치와 동일 부분들은 동일 참조번호로 도시돼 있으며, 설명은 생략한다.
프로그램머블 반도체 메모리 장치는, 메모리 셀 어레이들(1, 2, 3) 이 메모리 셀 어레이들(1, 2, 3)에 대해 데이타를 기입 및 독출하는 데이타 감지 회로들(4), 상기 메모리 셀 어레이들(1, 2, 3)을 형성하는 복수의 비트라인 B1∼Bm, Bs1∼Bsj의 공통노드에 접속된 버스라인들 Bu1∼Buk에 결합된 상기 프로그래머블 반도체 메모리 장치를 식별키 위한 식별 코우드를 기억하며, 식별코우드의 외부 독출이 가능한 수단으로 구성되어 있다.
상기의 구성을 갖는 본 발명의 장치에서는 RWM에 비트라인 여분성이 채용된 경우에도, 결함있는 비트라인 대신에 임의의 스페어 비트라인이 선택된다. 장치식별 코우드는, 종래기술의 RWM의 경우에서 처럼 비트라인에 접속된 장치식별 코우드 기억 트랜지스터 Q1c∼Qkc내에 기억되지 않고, 비트라인 B1∼Bm및 Bs1∼Bsj의 공통노드와 데이타 감지회로(4)간에 설치된 버스 라인 Bu1∼Buk에 접속된 메모리 회로내에 기억돼 있다.
그러므로, 결함있는 비트라인들중 하나가 배치되고, 대신 임의의 스페어 비트라인이 선택되는 경우에도, 영향을 받지않고, 장치식별 코우드를 정확히 독출할 수 있다.
제 2 도에서, 제 1 도의 장치와 다른 부분들은 하기와 같다. 스페어 비트라인 Bs1∼Bsj가 설치돼 있고, 비트라인 B1∼m에 접속된 장치식별 코우드 기억 트랜지스터 Q1c∼Qkc이 제거돼 있고, 대신 버스라인 Bu1∼Buk에 접속된 장치식별 코우드 기억 트랜지스터 Q1D∼QKD가 새로이 설치돼 있다.
스페어 비트라인의 수는 해당 메모리 셀 어레이 당 1개로 한정되지는 않는다. Gss와 Gsj는 스페어 비트라인 선택 트랜지스터 Qss∼Qsj의 게이트 단자를 나타낸다.
결함 비트라인, 예를들어 Bs1을 선택하는 번지신호가 게이트 G2s에 공급되면, 스페어 비트라인, 예를들어 Bs1을 선택하기 위한 "H"신호가 게이트 Gss에 공급되고, 비트 라인 B2는 스페어 비트라인 Bs1에 의해 치환된다.
장치식별 코우드는, RWM의 제조시에 장치 식별 코우드 기억 트랜지스터 Q1D∼QKD내에 프로그램된다.
장치식별 코우드 기억 트랜지스터 Q1D∼QKD는, 이들의 게이트들 G1D∼DKD에 임계 전압 VTH이상의 (H)신호가 공급되면 온(on)되고, 그 게이트 G1D∼GKD에 임계전압 VTH이하의 (L)신호가 공급되면 오프(off)된다.
따라서, 장치식별 코우드 기억 트랜지스터 Q1D∼QKD는 엔핸스먼트형이다. 장치식별 코우드 기억 트랜지스터 Q1D∼QKD는 전기적 조작에 의해 변경된 임계전압 VTH를 갖는 것이다. 예를들면, 트랜지스터 Q1D∼QKD는, 전기적 조작에 의해서, 전원전압 Vcc보다 높은 전압 V1과 전원전압 Vcc보다 낮은 전압 V2로 구성된 2의 임계전압을 갖는 구성으로돼 있다.
전압 V1과 V2에 따라서 논리 "0" 또는 "1"이 되도록 설정된 코우드들이 당해 장치식별 코우드 기억 트랜지스터 Q1D∼QKD에 의해 제공돼 있다. 전원전압 Vcc가 게이트 G1D∼QKD에 공급되는 경우, 임계전압이 V1인 트랜지스터는 오프되고, 임계전압이 V2인 트랜지스터는 온된다. 즉, k비트의 장치 식별 코우드는, 트랜지스터 Q1D∼QKD의 임계전압이 V1또는 V2로 되는가의 여부에 따라서 논리 "0"이 전압 V1에 대응하고, 논리 "1"이 전압 V2에 대응하도록 정함으로써 기억시킬 수 있다.
이와 반대로, 논리 "1"이 전압 V1에 대응하고, 논리 "0"이 전압 V2에 대응하도록 정함으로써, K비트의 장치식별 코우드를 기억시킬 수도 있다.
다시 말해서, 장치식별 코우드 기억 트랜지스터 Q1D∼QKD의 임계전압 V1과 V2에 준하여 장치식별 코우드를 프로그램할 수 있다.
번지 신호들 ADO∼ADn과 사인(signature)신호
Figure kpo00001
는 NAND회로(11)에 공급된다. NAND회로(11)의 출력은 인버터(12)를 통해서, 비트라인 선택 트랜지스터 Q1s∼ms의 게이트 G1s∼Gms와, 스페어 비트라인 선택 트랜지스터 Qss∼Qsj의 게이트 Gss∼Gsj에 공급된다.
다음은, 본 발명의 작용을 하기에 설명한다.
메모리 기입 및 메모리 독출을 행하는 경우, 통상의 RWM과 동일한 동작이 행해지며 1메모리 트랜지스터, 예를들면 Q11이 선택되어 기억될 데이타가 RWM에 입력된다.
장치식별 코우드가 독출되는 경우, "L"신호가 인버터(12)로부터, 비트라인 선택 트랜지스터 Q1s∼Qms의 모든 게이트 Q1s∼Qms와 스페어 비트라인 선택 트랜지스터 Qss∼Qsj의 게이트 GTSS~GTSJ에 공급되고, 이때 사인 신호 SGH는 고레벨로 된다.
따라서, 전 비트라인들이 버스라인 Bu1∼Buk들로부터 전기적으로 단절된다.
다음, 장치식별 코우드 기억 트랜지스터 Q1D∼QKD에 전원전압 Vcc이 공급되며, 따라서 장치식별 코우드가 독출될 수 있다. 또한, 비트라인들의 공통노드들과, 메모리 셀 어레이(1, 2, 3)을 형성하는 스페어 비트라인 및 NMOS트랜지스터 Q1D∼QKD의 드레인들 사이에 NMOS트랜지스터들을 설치할 수도 있다.
상기 신호신호
Figure kpo00002
를 NMOS트랜지스터들의 게이트에 공급하여 장치식별 코우드를 독출할 수도 있다.
[제 2 실시예]
제 3 도는 본 발명의 제 2 실시예를 나타낸다.
본 실시예는, 제 2 도에 도시된 장치식별 코우드 기억 트랜지스터 Q1E∼QKE대신에 장치식별 코우드 기억 트랜지스터 Q1EQKE가 설치돼 있고, 장치식별 코우드 기억 트랜지스터 Q1D∼QKD와 버스라인 Bu1∼Buk를 접속하는 라인상에 전기적 개폐수단 S1E∼SKE는, 임계전압 VTH가 전기적 조작에 의해 가변적이 아니라는 점에서 장치식별 코우드 기억트랜지스터 Q1D∼QKD와 다르다. 트랜지스터 Q1D∼QKD는, (H)신호가 게이트 G1E∼GKE에 공급되면 온된다.
이 제 2 실시예에서는, 임계전압 VTH는 전원전압 Vcc이하로 되지는 않는다.
본 제 2 실시예에서, 장치식별 코우드는 전기적 개폐수단 S1E∼SKE를 사용하여 프로그램된다. 전기적 개폐수단 S1E∼SKE는 프로그램밍전에 도통되고 프로그래밍시 전류의 공급에 의해 녹아 끊어지거나 또는 비도통 되는 소위 휴즈형으로 할 수도 있다.
또한 전기적 개폐수단 S1E∼SKE는, 프로그래밍 전에 비도통되고, 프로그래밍시 전류공급에 의해 녹아 연결되어 도통되는 종류를 사용할 수도 있다. 이 전기적 개폐수단이 도통(ON) 또는 비도통(OFF)이냐의 여부에 따라서, 논리 "1"을 ON에 대응시키고, 논리 "0"을 OFF에 대응시킴으로써 장치식별 코우드를 프로그램할 수 있다.
이와 반대로, 논리 "1"과 "0"을 각각 전기적 개폐수단 S1E∼SKE의 OFF와 ON에 대응하도록, 장치식별 코우드의 프로그램을 실행할 수도 있다. 이 경우에, 장치 식별 코우드는, 전기적 개폐수단의 수가 K이므로, K비트 코우드로 구성된다.
다음은 상기 장치의 동작을 설명한다. 메모리 기입 또는 독출의 경우에, 제 1 실시에의 경우와 동일한 동작이 행하여진다.
장치식별 코우드가 독출되는 경우, 비트라인 선택 트랜지스터 Q1s∼Qms의 모든 게이트와 스페어 비트라인 선택 트랜지스터 Qss∼Gsj에 (L)신호가 공급되고, 비트라인 전부가 버스라인 Bu1∼Buk로부터 단절된다.
다음, 장치식별 코우드 기억 트랜지스터 Q1E∼QKE의 게이트 Q1E∼QKE에 전원전압 Vcc가 공급되면, 온-오프 전기적 개폐수단 S1E∼SKE에 따라 장치식별 코우드가 프로그램 된다.
제 4 도는 장치식별 코우드 기억 트랜지스터 Q1E에 데이타 감지회로(4)가 구비된 실시예를 나타낸다. 감지증폭기는 트랜지스터 T1, T2, T3, T4및 T6로 구성돼 있다.
버스라인 Bu1에 접속될 셀내에 데이타가 기억되지 않은 경우, 버스라인 Bu1의 전압이 낮아지고, NMOS 트랜지스터 T3가 오프되고, NMOS 트랜지스터 T6를 통해서, 라인 감지 증폭기 출력단의 전류가 제거되고, 따라서, 라인 감지 증폭기 출력단의 전압이 낮아진다.
그 결과, 셀로부터 저레벨 데이타가 독출된다. 사인 신호가 고레벨인 경우 PMOS 트랜지스터 T1이 오프되어, 감지 증폭기가 동작하지 않는다. 장치식별 코우드 NMOS트랜지스터 Q1E에 공급된 사인신호 SGH가 고레벨인 경우, 장치식별 코우드 트랜지스터 Q1E와 라인 감지 증폭기 출력단간에 설치된 스위치 S1E의 온, 오프 여부에 따라, 감지 증폭기의 라인 감지증폭기 출력단으로부터 장치식별 코우드가 독출된다. 즉, 스위치 S1E가 열리면, 감지증폭기 출력단에서 논리 "0"이 출력되고, 스위치 S1E가 닫히면, 논리 "1"이 출력된다. 본 실시예에서, 장치식별 코우드가 독출되는 경우, 비트라인 선택 트랜지스터와 스페어 비트라인 선택 트랜지스터의 모든 게이트에의 "L"신호의 공급과, 장치 식별 NMOS트랜지스터 Q1E의 게이트에의 고레벨 사인신호 SGH "H"의 공급이 모두 필요하다.
제 5 도는 장치식별 코우드 회로 구성요소가 출력 버퍼내에 설치된 실시예를 나타낸다. 사인신호 SGH가 "H"레벨로 되면, 장치식별 코우드가 독출된다. 스위치 A가 Vss에 접속되고 스위치 B가 신호 SGH에 접속되면, 출력 트랜지스터(T19가, 트랜지스터 T11, T12, T13및 T14로 구성된 NOR회로와, 트랜지스터 T15, T16, T17및 T18로 구성된 NOR회로를 통해 "H"를 생성한다.
즉, 스위치 B가 사인신호 SGH에 접속되고, 고레벨인 경우, NMOS트랜지스터(T18)가 온되고, 라인 L1이 저레벨로 되어, 출력 트랜지스터 T19의 출력이 "H"로 되는 것이 가능하다.
다음, 데이타 출력 "L"을 생성하기 위해서 스위치 A가 사인신호 SGH에 접속되고, 스위치 B는 Vss에 접속된다.
그러므로, NMOS트랜지스터 T14가 도통되고, 라인 S2가 저레벨로 됨으로써 NMOS트랜지스터 T17을 비도통 상태로 할 수 있고, PMOS트랜지스터 T16가 도통될 수 있다.
그러므로 라인 L1은 고레벨로 되고, 따라서 출력 트랜지스터 T19의 출력이 "L"이 된다.
사인 신호 SGH가 저레벨인 경우는, 스위치 A가 Vss에 접속되고, 스위치 B는 SGH에 접속되면, NMOS트랜지스터 T14와 T18이 모두 비도통으로 되어, 장치식별 코우드를 얻기 위한 사인 신호 SGH가, 감지증폭기 출력단, 라인 L2, 라인 L1및 데이타 출력단으로부터의 신호 전송라인과 단절된다.
이 경우에, PMOS트랜지스터 T11이 온되며, 감지 증폭기 출력단이 "H"이면, PMOS트랜지스터 T12가 비도통되고, 라인 L2는 "L"이 된다. 그러면, PMOS트랜지스터 T15와 T16는 도통되어 라인 L1이 "H", 트랜지스터 T19의 데이타 출력단이 "L"이 되도록 한다. 따라서, 사인신호 SGH가 "L"이면, 감지증폭기의 출력이 위상반전된 후 데이타 출력단에 공급된다.
본 실시예에서, 데이타 감지회로의 출력은, 감지증폭기 출력라인, 감지증폭기 출력단에 공급되며, 장치식별 코우드는 출력 트랜지스터 T19를 통해 데이타 출력단으로부터 독출된다.
제 6 도에 도시된 바와 같이, 결함 비트 라인을 스페어 비트라인으로 치환하는 대신에, 복수의 비트라인으로된 블록을 스페어블록으로 치환할 수 있다.
각각의 블록들(1∼4)은 4비트 출력을 생성하는 장치의 출력단에 상당한다. 블록 1이 결함있는 경우, 신호 SP1이 "H"로 되고,
Figure kpo00003
이 "L"로 된후, 4비트 출력의 1출력비트에 대응하는 블록 1이 스페어 블록에 의해 치환된다. 보다 구체적으로는, 예를들어, 번지신호가 로우(row)디코우더(13)과 컬럼(column)디코우더(14)를 통해서 블록 1∼4와 스페어 블록에 공급되고, 또한 결함 셀에 대응하는 번지가 기억된 여분제어회로(15)에 공급된다. 따라서, 상기 결함셀에 대응하는 번지신호가 여분제어회로(15)에 공급되면, 스위치(16)가 Vcc에 절환된다.
따라서, 인버터(17)에 의해, SPn이 고레벨이 되고,
Figure kpo00004
이 저레벨이 됨으로써, 스페어블록을 선택한다.
장치식별 모우드 기억 트랜지스터들은, 제2 및 3도에 도시된 바와 동일한 방법으로, 전기적 개폐수단을 통해서, 블록 1∼4, 스페어 블록에 각각 접속돼 있다.
데이타 감지회로로부터 데이타 D1∼D4가 독출된다. 그러므로, 각 블록들 1∼4중의 결함 비트라인 블록을 스페어블록으로 치환할 수 있는, 제 6 도의 실시예에 본 발명을 적용할 수 있다.
본 발명은 또한, 블록 1∼4 각각이 1비트라인으로 된 경우에도 적용할 수 있다.
제 2∼6 도에 도시된 RWM의 실시예들을 본 발명에 의한 것으로 설명하였으나, RWM회로 구성은, 다른 회로구성을 갖는 RWM이라도 본 발명의 범위에 포함되는 것이면 상기 실시예들에 한정되지 않는다.
예를들어, 본 발명의 RWM은 여분 비트라인이 존재하지 않는 경우에도 적용할 수 있으므로 스페어 비트라인을 갖지 않는 RWM은 본 발명의 범위내에 있다.
버스라인에 접속된 장치식별 코우드 기억회로는 코우드를 기억시키기 위한 다른 수단으로써 구성할 수도 있다. 본 발명의 회로 구성은 제 2 도 및 3도에 도시된 실시예들에 한정되지 않는다.
다른 회로구성도 본 발명의 범위에 포함될 수 있다. 상기의 실시예들에서, 논리 "1" 또는 "0"을 기억하는 1셀은 1트랜지스터, 예를들면 Qm으로 구성돼 있으나, 복수의 트랜지스터로 구성할 수도 있다.
상기 설명한 바와 같이, 본 발명에 의하면, RWM에 여분 비트라인이 존재하더라도, 버스라인에 접속된 장치식별 코우드 기억회로를 사용하여 프로그램을 프로그래밍함으로써 장치 식별 코우드를 RWM내에 기억시킬 수 있다.
따라서, 결함 비트라인이 배치되어, 스페어 비트라인이 선택되는 경우에도, 이 스페어 비트라인 선택에 의해 아무런 영향을 받지 않고 장치식별 코우드를 독출할 수 수 있다.

Claims (17)

  1. 메모리 셀 어레이 ; 상기 메모리 셀 어레이에 접속된 복수의 비트라인 ; 번지신호에 응답하여 상기 비트라인중 하나에 접속되는 버스라인 ; 상기 버스라인에 접속되어 상기 메모리 셀 어레이로부터 데이타를 독출하는 데이타 감지회로 ; 및 프로그래머블 반도체 메모리 장치를 식별하기 위한 식별 코우드를 기억하며, 상기 버스라인에 접속되어 상기 식별 코우드의 독출이 가능한 수단으로 구성된 것이 특징인 프로그래머블 반도체 메모리 장치.
  2. 제 1 항에서, 상기 식별 코우드 기억수단이, 상기 비트라인과 상기 데이타 감지회로 간에 설치된 상기 버스라인에 접속된 것이 특징인 반도체 메모리 장치.
  3. 제 1 항에서, 상기 버스라인에 스페어 비트 라인이 접속됨으로써, 상기 복수의 비트 라인중 결함있는 1비트라인이 상기 스페어 비트라인에 의해 치환되는 것이 특징인 반도체 메모리 장치.
  4. 제 1 항에서, 상기 식별 코우드가 독출되면 상기 메모리 셀 어레이의 모든 워드라인들이 비활성 상태로 되는 것이 특징인 프로그래머블 반도체 메모리 장치.
  5. 제 1 항에서, 상기 식별코우드 기억수단이, 상기 버스라인에 각각 접속된 제 1 및 제 2 트랜지스터로 구성돼 있고, 상기 제 1 트랜지스터는 제 1 임계전압을 갖고 있으며, 상기 제 2 트랜지스터가 제 2 임계전압을 갖으며, 상기 제 1 및 제 2 트랜지스터에 게이트 전압이 공급되면, 상기 제 1 트랜지스터가 도통되고, 상기 제 2 트랜지스터가 비도통됨으로써, 각각 논리 "1"과 "0"을 제공하는 것이 특징인 프로그래머블 반도체 메모리 장치.
  6. 제 1 항에서, 상기 식별 코우드 기억수단이 트랜지스터를 포함하며, 상기 트랜지스터는, 그의 드레인과 상기 버스라인간에 설치된 휴즈를 통해서 상기 드레인이 버스라인에 접속됐는가의 여부에 따라서 논리 "1"과 논리 "0"을 판정하는 것이 특징인 프로그래머블 반도체 메모리 장치.
  7. 제 1 항에서, 상기 식별 코우드 기억수단이 데이타 감지회로내에 설치된 것이 특징인 프로그래머블 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 식별 코우드 기억수단이 상기 출력 버퍼 회로내에 설치된 것이 특징인 프로그래머블 반도체 메모리 장치.
  9. 메모리 셀 어레이 ; 상기 메모리 셀 어레이에 접속된 복수의 비트라인 ; 번지신호에 응답하여 상기 비트라인중 하나에 접속되는 버스라인 ; 상기 버스라인에 접속되어 상기 메모리 셀 어레이로부터 데이타를 독출하는 데이타 감지회로 ; 프로그래머블 반도체메모리 장치를 식별하기 위한 식별 코우드를 기억하며, 상기 버스라인에 접속되어 상기 식별코우드의 외부독출이 가능한 수단 ; 및 상기 데이타 감지회로에 접속돼 있고, 상기 메모리 셀 어레이로부터 상기 식별 코우드가 독출됐음을 나타내는 사인신호를 수신하고, 데이타 감지회로의 출력과는 무관하게 식별 코우드를 생성하는 개폐수단으로 구성된 것을 특징으로 하는 프로그래머블 반도체 메모리 장치.
  10. 제 9 항에서, 상기 개폐수단이, 풀업 트랜지스터의 게이트를 제어하여, 상기 데이타 감지회로로부터의 데이타의 출력, 또는 상기 식별 코우드의 출력여부를 결정하는 것이 특징인 프로그래머블 반도체 메모리 장치.
  11. 스페어 메모리 셀 어레이 블록 ; 상기 메모리 셀 어레이 블록으로부터 데이타를 독출하는 데이타 감지회로 ; 상기 메모리 셀 어레이 블록과 상기 스페어 메모리 셀 어레이 블록 양자의 출력단에 접속된 버스라인 ; 프로그래머블 반도체 메모리 장치를 식별하기 위한 식별 코우드를 기억하며, 상기 버스라인에 접속되어 상기 식별 코우드의 외부독출이 가능한 수단 ; 및 상기 메모리 셀 어레이 블록과 상기 버스라인 사이와, 그리고 상기 스페어 메모리 셀 어레이 블록과 상기 버스라인 사이에 설치돼 있는, 개폐수단으로 구성돼 있고, 상기 메모리 셀 어레이 블록이 결함있는 것일 경우, 상기 스페어 메모리 셀 어레이 블록이 상기 버스라인에 접속되는 것이 특징인 프로그래머블 반도체 메모리 장치.
  12. 제 11 항에서, 상기 메모리 셀 어레이 블록이 단일 비트라인을 갖고 것이 특징인 프로그래머블 반도체 메모리 장치.
  13. 제 11 항에서, 상기 식별 코우드 기억수단이, 상기 버스라인과 상기 데이타 감지회로간에 설치된 것이 특징인 프로그래머블 반도체 메모리 장치.
  14. 제 11 항에서, 상기 버스라인에 스페어비트라인이 중 결함있는 1비트라인이 상기 스페어 비트라인에 의해 치환되는 것이 특징인 반도체 메모리 장치.
  15. 제 11 항에서, 상기 식별 코우드가 독출되면, 상기 메모리 셀 어레이블록의 모든 워드라인들이 비활성 상태로 되는 것이 특징인 프로그래머블 반도체 메모리 장치.
  16. 제 11 항에서, 상기 식별코우드 기억수단이, 상기 버스라인에 각각 접속된 제 1 및 제 2 트랜지스터로 구성돼 있고, 상기 제 1 트랜지스터는 제 1 임계전압을 갖고, 있으며 상기 제 2 트랜지스터가 제 2 임계전압을 갖으며, 상기 제 1 및 제 2 트랜지스터에 게이트 전압이 공급되며, 상기 제 1 트랜지스터가 도통되고 ; 상기 제 2 트랜지스터가 비도통됨으로써, 각각 논리 "1"과 "0"을 제공하는 것이 특징인 프로그래머블 반도체 메모리 장치.
  17. 제 11 항에서, 상기 식별코우드 기억수단이, 트랜지스터를 포함하며, 상기 트랜지스터는, 그의 드레인과 상기 버스라인간에 설치된 휴즈를 통해서 상기 드레인이 상기 버스라인에 접속됐는가의 여부에 따라서 논리 "1"과 논리 "0"을 판정하는 것이 특징인 프로그래머블 반도체 메모리 장치.
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