JP2791285B2 - メモリセルプログラミング用集積回路 - Google Patents
メモリセルプログラミング用集積回路Info
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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Description
【0001】
【産業上の利用分野】本発明は不揮発性メモリレジスタ
におけるメモリセルプログラミング用集積回路に関する
ものである。
におけるメモリセルプログラミング用集積回路に関する
ものである。
【0002】
【従来の技術】不揮発性メモリレジスタは通常冗長性を
実現するためにメモリデバイスチップに用いられる。こ
のような用途では、メモリデバイスのメモリアレイにお
ける欠陥メモリ素子に対応するアドレス構成を工場での
デバイスのテスト中に前記不揮発性レジスタに記憶させ
て、欠陥メモリ素子を冗長メモリ素子と置換えることが
できるようにする。このようにして製造過程での歩どま
りが大いに改善される。メモリレジスタは、電源が断た
れて、エンドユーザへのアクセスができなくなってもそ
こに記憶されている情報を保有する必要があるから、こ
れらのメモリレジスタは不揮発性とする必要がある。メ
モリレジスタ用の不揮発性メモリ素子としては、特殊な
メモリデバイス及び製造プロセスに応じて、ヒューズ又
は電気的にプログラマブルなMOSトランジスタを利用
することができる。
実現するためにメモリデバイスチップに用いられる。こ
のような用途では、メモリデバイスのメモリアレイにお
ける欠陥メモリ素子に対応するアドレス構成を工場での
デバイスのテスト中に前記不揮発性レジスタに記憶させ
て、欠陥メモリ素子を冗長メモリ素子と置換えることが
できるようにする。このようにして製造過程での歩どま
りが大いに改善される。メモリレジスタは、電源が断た
れて、エンドユーザへのアクセスができなくなってもそ
こに記憶されている情報を保有する必要があるから、こ
れらのメモリレジスタは不揮発性とする必要がある。メ
モリレジスタ用の不揮発性メモリ素子としては、特殊な
メモリデバイス及び製造プロセスに応じて、ヒューズ又
は電気的にプログラマブルなMOSトランジスタを利用
することができる。
【0003】一般に、冗長性は行及び列の双方の冗長メ
モリ素子に存在させ、各冗長行又は列が関連する不揮発
性レジスタを有するようにする。メモリマトリックスに
おける欠陥メモリ素子は、この素子が属するマトリック
ス行か、マトリックス列のいずれかを冗長行か、冗長列
でそれぞれ代用することにより冗長メモリ素子と置き代
えることができる。このようにするには、欠陥行又は列
のアドレスがテスト中に不揮発性レジスタに記憶される
ようにする必要があり、従って斯る不揮発性レジスタは
行又は列アドレスバスにおけるビット数に等しい多数の
セルで作る必要がある。
モリ素子に存在させ、各冗長行又は列が関連する不揮発
性レジスタを有するようにする。メモリマトリックスに
おける欠陥メモリ素子は、この素子が属するマトリック
ス行か、マトリックス列のいずれかを冗長行か、冗長列
でそれぞれ代用することにより冗長メモリ素子と置き代
えることができる。このようにするには、欠陥行又は列
のアドレスがテスト中に不揮発性レジスタに記憶される
ようにする必要があり、従って斯る不揮発性レジスタは
行又は列アドレスバスにおけるビット数に等しい多数の
セルで作る必要がある。
【0004】メモリデバイスの作動中には、各不揮発性
メモリレジスタが、それに記憶されているアドレス構成
と、メモリデバイスに目下供給されているアドレスの構
成とを比較し、これらのアドレスが一致する場合には、
欠陥行又は列の選択が禁止され、その代わりに冗長行又
は列を選択可能にする。
メモリレジスタが、それに記憶されているアドレス構成
と、メモリデバイスに目下供給されているアドレスの構
成とを比較し、これらのアドレスが一致する場合には、
欠陥行又は列の選択が禁止され、その代わりに冗長行又
は列を選択可能にする。
【0005】フラッシュEEPROMデバイスに冗長性
を持たせるのに採用されている従来の回路的解決法によ
ると、各レジスタセルは、各ロードトランジスタにラッ
チ構成で接続される2個の電気的に消去可能で、しかも
プログラマブルのMOSトランジスタによって代表され
る2個のプログラマブル不揮発性メモリ素子を具えてい
る。レジスタセルは、各対のトランジスタが高電圧源と
各プログラマブルMOSトランジスタとの間に直列に接
続される2対の選択トランジスタから成るプログラムロ
ード回路も具えている。各対の第1トランジスタは、全
不揮発性メモリレジスタの全セルに共通に供給され、通
常は大地電圧レベルにある第1信号によって制御される
が、この第1信号は欠陥メモリ素子を見つけるデバイス
のテスト中には高電圧値にまで高められて、不揮発性レ
ジスタのプログラマブルMOSトランジスタのプログラ
ミングを可能にする。その代わり、前記各対の第2トラ
ンジスタは、利用できる全不揮発性メモリレジスタのう
ちの1個の特定の不揮発性メモリレジスタを選択するの
に用いられる選択信号によって制御されるため、選択さ
れたメモリレジスタのプログラマブルMOSトランジス
タだけがプログラムされて、欠陥マトリックス行又は列
に対応する特定のアドレス構成を記憶する。各レジスタ
セルにおけるプログラマブルMOSトランジスタの制御
ゲートは2つの信号により制御され、これらの信号のう
ちの一方の信号は他方の信号と論理補数の関係にある信
号とし、前記制御ゲートはプログラミング中には、レジ
スタセルに記憶させなければならないアドレス構成のビ
ットの論理状態に応じて大地電圧か、高電圧のいずれか
に接続される。
を持たせるのに採用されている従来の回路的解決法によ
ると、各レジスタセルは、各ロードトランジスタにラッ
チ構成で接続される2個の電気的に消去可能で、しかも
プログラマブルのMOSトランジスタによって代表され
る2個のプログラマブル不揮発性メモリ素子を具えてい
る。レジスタセルは、各対のトランジスタが高電圧源と
各プログラマブルMOSトランジスタとの間に直列に接
続される2対の選択トランジスタから成るプログラムロ
ード回路も具えている。各対の第1トランジスタは、全
不揮発性メモリレジスタの全セルに共通に供給され、通
常は大地電圧レベルにある第1信号によって制御される
が、この第1信号は欠陥メモリ素子を見つけるデバイス
のテスト中には高電圧値にまで高められて、不揮発性レ
ジスタのプログラマブルMOSトランジスタのプログラ
ミングを可能にする。その代わり、前記各対の第2トラ
ンジスタは、利用できる全不揮発性メモリレジスタのう
ちの1個の特定の不揮発性メモリレジスタを選択するの
に用いられる選択信号によって制御されるため、選択さ
れたメモリレジスタのプログラマブルMOSトランジス
タだけがプログラムされて、欠陥マトリックス行又は列
に対応する特定のアドレス構成を記憶する。各レジスタ
セルにおけるプログラマブルMOSトランジスタの制御
ゲートは2つの信号により制御され、これらの信号のう
ちの一方の信号は他方の信号と論理補数の関係にある信
号とし、前記制御ゲートはプログラミング中には、レジ
スタセルに記憶させなければならないアドレス構成のビ
ットの論理状態に応じて大地電圧か、高電圧のいずれか
に接続される。
【0006】換言するに、アドレスビットの論理状態を
レジスタセルに記憶させなければならない時には、各プ
ログラマブルMOSトランジスタを選択トランジスタを
介して高電圧供給点に接続し、プログラムすべきデータ
をプログラマブルMOSトランジスタの制御ゲートに供
給される電圧に変換する。即ち、プログラムすべきデー
タが論理“0”である場合には、制御ゲートの電位を例
えば12Vにまで高めるようにし、又プログラムすべき
データが論理“1”である場合には、制御ゲートの電位
を大地電位のレベルに保つようにする。
レジスタセルに記憶させなければならない時には、各プ
ログラマブルMOSトランジスタを選択トランジスタを
介して高電圧供給点に接続し、プログラムすべきデータ
をプログラマブルMOSトランジスタの制御ゲートに供
給される電圧に変換する。即ち、プログラムすべきデー
タが論理“0”である場合には、制御ゲートの電位を例
えば12Vにまで高めるようにし、又プログラムすべき
データが論理“1”である場合には、制御ゲートの電位
を大地電位のレベルに保つようにする。
【0007】
【発明が解決しようとする課題】上述したようなレジス
タセルのアーキテクチャには幾つかの欠点がある。先ず
第1として、大地/高電圧スイッチの出力端子に供給さ
れる前記第1信号を全不揮発性メモリレジスタの全セル
に供給する必要がある。第2として、不揮発性メモリレ
ジスタの個数に対応する多数の異なる選択信号を発生さ
せて、各レジスタにて異なるアドレス構成をプログラム
できるようにする必要がある。第3として、プログラマ
ブルMOSトランジスタの制御ゲートを駆動させるため
に各レジスタセルに対して2つの相補信号を発生させる
必要がある。さらに、プログラマブルMOSトランジス
タのプログラミング電流が低減しないようにするため
に、プログラムロード回路におけるトランジスタを高導
電性とする必要があり、従ってかなりのチップ面積を占
めることになる。最後に、各プログラムロード回路のト
ランジスタの個数は減らすのが望ましい。
タセルのアーキテクチャには幾つかの欠点がある。先ず
第1として、大地/高電圧スイッチの出力端子に供給さ
れる前記第1信号を全不揮発性メモリレジスタの全セル
に供給する必要がある。第2として、不揮発性メモリレ
ジスタの個数に対応する多数の異なる選択信号を発生さ
せて、各レジスタにて異なるアドレス構成をプログラム
できるようにする必要がある。第3として、プログラマ
ブルMOSトランジスタの制御ゲートを駆動させるため
に各レジスタセルに対して2つの相補信号を発生させる
必要がある。さらに、プログラマブルMOSトランジス
タのプログラミング電流が低減しないようにするため
に、プログラムロード回路におけるトランジスタを高導
電性とする必要があり、従ってかなりのチップ面積を占
めることになる。最後に、各プログラムロード回路のト
ランジスタの個数は減らすのが望ましい。
【0008】本発明の目的は上述したような従来の欠点
を除去し得るように適切に構成配置した不揮発性メモリ
レジスタのメモリセルプログラミング用集積回路を提供
することにある。
を除去し得るように適切に構成配置した不揮発性メモリ
レジスタのメモリセルプログラミング用集積回路を提供
することにある。
【0009】
【課題を解決するための手段】本発明は、メモリマトリ
ックスに関連する不揮発性メモリレジスタにおけるメモ
リセルプログラミング用集積回路であって、前記メモリ
セルが制御電極及び供給電極を有し、且つ1ビットの情
報を記憶するのに適切な少なくとも1個のプログラマブ
ル不揮発性メモリ素子と、このメモリ素子に関連し、こ
のメモリ素子に記憶されている情報を読取るロード回路
とを具え、前記集積回路が前記供給電極と前記少なくと
も1つのメモリ素子にプログラムすべきデータを搬送す
る各データラインとの間に直列に接続されたスイッチン
グ手段を具え、前記不揮発性メモリレジスタのメモリセ
ルをプログラムすべき場合に、前記スイッチング手段を
制御する信号によって該スイッチング手段がメモリ素子
の供給電極をデータラインに電気的に接続するように制
御されるメモリセルプログラミング用集積回路におい
て、前記データラインを前記メモリマトリックスの復号
化回路にも供するアドレス信号バスのアドレス信号ライ
ンとしたことを特徴とするメモリセルプログラミング用
集積回路にある。
ックスに関連する不揮発性メモリレジスタにおけるメモ
リセルプログラミング用集積回路であって、前記メモリ
セルが制御電極及び供給電極を有し、且つ1ビットの情
報を記憶するのに適切な少なくとも1個のプログラマブ
ル不揮発性メモリ素子と、このメモリ素子に関連し、こ
のメモリ素子に記憶されている情報を読取るロード回路
とを具え、前記集積回路が前記供給電極と前記少なくと
も1つのメモリ素子にプログラムすべきデータを搬送す
る各データラインとの間に直列に接続されたスイッチン
グ手段を具え、前記不揮発性メモリレジスタのメモリセ
ルをプログラムすべき場合に、前記スイッチング手段を
制御する信号によって該スイッチング手段がメモリ素子
の供給電極をデータラインに電気的に接続するように制
御されるメモリセルプログラミング用集積回路におい
て、前記データラインを前記メモリマトリックスの復号
化回路にも供するアドレス信号バスのアドレス信号ライ
ンとしたことを特徴とするメモリセルプログラミング用
集積回路にある。
【0010】換言するに、例えばプログラマブルメモリ
素子をプログラマブルのフローティング−ゲートMOS
トランジスタにより構成する場合には、記憶すべきデー
タを電圧に変換し、この電圧を従来のように制御電極
(即ち、制御ゲート)に供給する代わりに、フローティ
グ−ゲートMOSトランジスタの供給電極に供給する。
素子をプログラマブルのフローティング−ゲートMOS
トランジスタにより構成する場合には、記憶すべきデー
タを電圧に変換し、この電圧を従来のように制御電極
(即ち、制御ゲート)に供給する代わりに、フローティ
グ−ゲートMOSトランジスタの供給電極に供給する。
【0011】本発明によれば、プログラミング回路が非
常に簡単になり、必要とされるトランジスタの個数が最
少で済み、従って集積回路によって占められる面積が小
さくなる。利用可能な数ある多数のメモリレジスタのう
ちの或る特定のメモリレジスタをプログラミングするの
に必要とされる信号数も少なくて済む。
常に簡単になり、必要とされるトランジスタの個数が最
少で済み、従って集積回路によって占められる面積が小
さくなる。利用可能な数ある多数のメモリレジスタのう
ちの或る特定のメモリレジスタをプログラミングするの
に必要とされる信号数も少なくて済む。
【0012】
【実施例】例えば、フラッシュEEPROMのようなメ
モリデバイスのメモリマトリックスの欠陥行又は列に対
応するアドレス構成を記憶するのに適切な不揮発性メモ
リレジスタは、メモリデバイスのアドレスバスにおける
行又は列アドレスビットの数に対応する多数のメモリセ
ルを具えている。
モリデバイスのメモリマトリックスの欠陥行又は列に対
応するアドレス構成を記憶するのに適切な不揮発性メモ
リレジスタは、メモリデバイスのアドレスバスにおける
行又は列アドレスビットの数に対応する多数のメモリセ
ルを具えている。
【0013】図1に示してある最も簡単な形態の各レジ
スタセルは電気的に消去可能で、しかもプログラマブル
のフローティング−ゲートトランジスタTF(以後、単
にTFとも称する)を具えており、このトランジスタは
メモリマトリックスを構成するトランジスタと全く同じ
ものであり、これは電源ライン9、通常は大地基準電圧
に接続されるソース電極及びノード12に接続されるド
レイン電極を有している。レジスタセルは、ノード12
に接続され且つTFに記憶されている情報を読取るのに
好適なロード回路LCも具えており、このロード回路L
Cの出力DはTFに記憶されている情報に応じて2つの
論理状態をとることができる。
スタセルは電気的に消去可能で、しかもプログラマブル
のフローティング−ゲートトランジスタTF(以後、単
にTFとも称する)を具えており、このトランジスタは
メモリマトリックスを構成するトランジスタと全く同じ
ものであり、これは電源ライン9、通常は大地基準電圧
に接続されるソース電極及びノード12に接続されるド
レイン電極を有している。レジスタセルは、ノード12
に接続され且つTFに記憶されている情報を読取るのに
好適なロード回路LCも具えており、このロード回路L
Cの出力DはTFに記憶されている情報に応じて2つの
論理状態をとることができる。
【0014】レジスタセルはさらに、ソース電極がノー
ド12に接続され、ドレイン電極が、TFにプログラム
すべきデータを搬送するデータラインAに接続されてい
るN−チャネルMOSFET TS(以後、単にTSと
も称する)によって実質上構成されるプログラムロード
回路も具えている。データラインAは不揮発性メモリレ
ジスタ内にプログラムすべきアドレス構成の1ビットに
対応し、このデータラインAは復号化目的に用いられる
から、メモリデバイスに既に存在しているラインであ
る。このように既存のラインを用いることにより回路構
成が簡単となり、従ってチップ面積が少なくて済む。T
Sは信号10によって制御される第1スイッチ1の出力
端子7に接続されるゲート電極を有している。TFは第
2スイッチ2の出力端子に接続される制御ゲート電極を
有している。
ド12に接続され、ドレイン電極が、TFにプログラム
すべきデータを搬送するデータラインAに接続されてい
るN−チャネルMOSFET TS(以後、単にTSと
も称する)によって実質上構成されるプログラムロード
回路も具えている。データラインAは不揮発性メモリレ
ジスタ内にプログラムすべきアドレス構成の1ビットに
対応し、このデータラインAは復号化目的に用いられる
から、メモリデバイスに既に存在しているラインであ
る。このように既存のラインを用いることにより回路構
成が簡単となり、従ってチップ面積が少なくて済む。T
Sは信号10によって制御される第1スイッチ1の出力
端子7に接続されるゲート電極を有している。TFは第
2スイッチ2の出力端子に接続される制御ゲート電極を
有している。
【0015】各レジスタセルは、ノードDにおける電圧
によって表わされるフローティング−ゲートトランジス
タTFに記憶されているデータとアドレスビットAの現
在の論理値とを比較するのに好適な比較回路(図示せ
ず)も具えている。
によって表わされるフローティング−ゲートトランジス
タTFに記憶されているデータとアドレスビットAの現
在の論理値とを比較するのに好適な比較回路(図示せ
ず)も具えている。
【0016】テスト中に欠陥メモリ素子が見つかる場合
には、冗長メモリ素子を目下利用できれば、前記欠陥メ
モリ素子が属しているマトリックス行又は列の代わりに
冗長メモリ素子のマトリックス行又は列を用いることが
できる。このようにするために、欠陥行又は列を正規に
アドレスするビットのアドレス構成は、欠陥行又は列の
代わりに選ばれた冗長行又は列に対応する不揮発性レジ
スタに記憶させる必要がある。この選択された不揮発性
レジスタに前記アドレス構成をプログラムするには、第
2スイッチ2が全不揮発性メモリレジスタの全セルのフ
ローティング−ゲートトランジスタTFの制御ゲートに
おける電圧を高電圧値に高め;選択信号10が第1スイ
ッチ1を駆動させて、選択された不揮発性メモリレジス
タの全セルのMOSFET TSのゲート電圧を高電圧
値に高めて、このTSをターン・オンさせ;その代わ
り、選択されなかった不揮発性メモリレジスタのセルに
おけるTSのゲート電圧が低電圧に保たれ、即ち、この
TSのゲート電極が大地電圧に接続されるようにする。
には、冗長メモリ素子を目下利用できれば、前記欠陥メ
モリ素子が属しているマトリックス行又は列の代わりに
冗長メモリ素子のマトリックス行又は列を用いることが
できる。このようにするために、欠陥行又は列を正規に
アドレスするビットのアドレス構成は、欠陥行又は列の
代わりに選ばれた冗長行又は列に対応する不揮発性レジ
スタに記憶させる必要がある。この選択された不揮発性
レジスタに前記アドレス構成をプログラムするには、第
2スイッチ2が全不揮発性メモリレジスタの全セルのフ
ローティング−ゲートトランジスタTFの制御ゲートに
おける電圧を高電圧値に高め;選択信号10が第1スイ
ッチ1を駆動させて、選択された不揮発性メモリレジス
タの全セルのMOSFET TSのゲート電圧を高電圧
値に高めて、このTSをターン・オンさせ;その代わ
り、選択されなかった不揮発性メモリレジスタのセルに
おけるTSのゲート電圧が低電圧に保たれ、即ち、この
TSのゲート電極が大地電圧に接続されるようにする。
【0017】従って、選択された不揮発性レジスタの各
セルのフローティングゲートトランジスタTFは、この
トランジスタのドレイン電極における電圧値、即ち各ア
ドレスビットの論理値に従ってプログラムされ;例えば
図示のセルが、欠陥メモリ素子がアドレスされる場合に
論理“1”であるアドレスビットに関連するものであれ
ば、データラインAは論理“1”であり;このラインA
に存在する論理“1”がTFのドレインに転送され、T
Fのフローティングゲートに電子が注入されるようにな
る。
セルのフローティングゲートトランジスタTFは、この
トランジスタのドレイン電極における電圧値、即ち各ア
ドレスビットの論理値に従ってプログラムされ;例えば
図示のセルが、欠陥メモリ素子がアドレスされる場合に
論理“1”であるアドレスビットに関連するものであれ
ば、データラインAは論理“1”であり;このラインA
に存在する論理“1”がTFのドレインに転送され、T
Fのフローティングゲートに電子が注入されるようにな
る。
【0018】メモリデバイスが正規の読取り状態にて作
動する場合には、第1スイッチ1がTSのゲート電極の
電圧を大地電圧に保ち、従ってTSをオフ状態に維持
し、第2スイッチ2がTFのフローティングゲートの電
圧を通常の供給電圧値VDDに保つ。従って、TFに記
憶されている情報がロード回路LCにより読取られて、
レジスタセルの比較回路へと供給される。
動する場合には、第1スイッチ1がTSのゲート電極の
電圧を大地電圧に保ち、従ってTSをオフ状態に維持
し、第2スイッチ2がTFのフローティングゲートの電
圧を通常の供給電圧値VDDに保つ。従って、TFに記
憶されている情報がロード回路LCにより読取られて、
レジスタセルの比較回路へと供給される。
【0019】正確な構成のアドレスビットに出くわす場
合に、不揮発性レジスタの全セルはマッチング(アドレ
ス構成の一致)を検出し、欠陥行又は列の代わりに冗長
行又は列がアドレスされる。
合に、不揮発性レジスタの全セルはマッチング(アドレ
ス構成の一致)を検出し、欠陥行又は列の代わりに冗長
行又は列がアドレスされる。
【0020】図2には第2タイプのレジスタセルを示し
てあり、これは2個の電気的に消去可能で、且つプログ
ラマブルのフローティングゲートトランジスタTF0及
びTF1を具えており、これらのトランジスタはメモリ
アレイを構成するトランジスタと同じものであり、これ
らのトランジスタのソース電極は電源ライン9に共通に
接続され、ドレイン電極は各ノード5及び4に接続され
ている。レジスタセルは、ソースがそれぞれノード5及
び4に接続され、ドレインがノードD及びDNに接続さ
れる2個のNチャネルMOSFET T2及びT3を含
むロード回路を具えており、このロード回路は、ソース
が共通の給電ラインVDDにそれぞれ接続され、且つド
レインがそれぞれノードD及びDNに接続される2個の
PチャネルMOSFET T0及びT1も具えている。
T0及びT1のゲートはノードDN及びDにそれぞれ交
差接続されて、ラッチ構成をしている。その代わり、T
2及びT3のゲートは、フローティングゲートトランジ
スタTF0及びTF1のドレインの電圧値を制限するの
に好適なバイアス電圧11により駆動される共通ノード
8に接続されている。
てあり、これは2個の電気的に消去可能で、且つプログ
ラマブルのフローティングゲートトランジスタTF0及
びTF1を具えており、これらのトランジスタはメモリ
アレイを構成するトランジスタと同じものであり、これ
らのトランジスタのソース電極は電源ライン9に共通に
接続され、ドレイン電極は各ノード5及び4に接続され
ている。レジスタセルは、ソースがそれぞれノード5及
び4に接続され、ドレインがノードD及びDNに接続さ
れる2個のNチャネルMOSFET T2及びT3を含
むロード回路を具えており、このロード回路は、ソース
が共通の給電ラインVDDにそれぞれ接続され、且つド
レインがそれぞれノードD及びDNに接続される2個の
PチャネルMOSFET T0及びT1も具えている。
T0及びT1のゲートはノードDN及びDにそれぞれ交
差接続されて、ラッチ構成をしている。その代わり、T
2及びT3のゲートは、フローティングゲートトランジ
スタTF0及びTF1のドレインの電圧値を制限するの
に好適なバイアス電圧11により駆動される共通ノード
8に接続されている。
【0021】レジスタセルは2個のNチャネルMOSF
ET T4及びT5から成るプログラムロード回路も具
えており、T4及びT5のソース電極はノード5及び4
にそれぞれ接続され、従ってフローティングゲートトラ
ンジスタTF0及びTF1の各ドレインに接続されてお
り、T4及びT5のドレインは、メモリデバイスに既に
存在し、且つ復号化目的に用いられる各プログラミング
データラインA及びANに接続されている。この場合、
メモリデバイスに冗長性を持たせることからして、前記
データラインはプログラムすべきアドレス構成の1ビッ
トAと、その論理補数ANとに対応する。第1実施例に
つき既に述べたように、既存のラインを用いることによ
り回路が簡単となり、このことはチップ全体の面積が小
さくなることを意味している。T4及びT5のゲートは
共通ノード7に接続され、このノード7の電位は第1ス
イッチ1の出力により制御される。ノード7における信
号は所定のメモリレジスタの全メモリセルに共通に供給
され、斯る信号は、これらのセルのうちで、欠陥マトリ
ックス行又は列に対応するアドレス構成を記憶するのに
利用できる或る特定のメモリレジスタを選択する。この
ようにするためには、個々の不揮発性メモリレジスタの
個数に等しい多数の異なる選択信号10を発生させなけ
ればならない。フローティングゲートトランジスタTF
0及びTF1の制御ゲートは双方共にノード6に接続さ
れ、このノード6は全不揮発性メモリレジスタの全セル
に共通であり、ノード6は第2スイッチ2の出力端子に
も接続されている。
ET T4及びT5から成るプログラムロード回路も具
えており、T4及びT5のソース電極はノード5及び4
にそれぞれ接続され、従ってフローティングゲートトラ
ンジスタTF0及びTF1の各ドレインに接続されてお
り、T4及びT5のドレインは、メモリデバイスに既に
存在し、且つ復号化目的に用いられる各プログラミング
データラインA及びANに接続されている。この場合、
メモリデバイスに冗長性を持たせることからして、前記
データラインはプログラムすべきアドレス構成の1ビッ
トAと、その論理補数ANとに対応する。第1実施例に
つき既に述べたように、既存のラインを用いることによ
り回路が簡単となり、このことはチップ全体の面積が小
さくなることを意味している。T4及びT5のゲートは
共通ノード7に接続され、このノード7の電位は第1ス
イッチ1の出力により制御される。ノード7における信
号は所定のメモリレジスタの全メモリセルに共通に供給
され、斯る信号は、これらのセルのうちで、欠陥マトリ
ックス行又は列に対応するアドレス構成を記憶するのに
利用できる或る特定のメモリレジスタを選択する。この
ようにするためには、個々の不揮発性メモリレジスタの
個数に等しい多数の異なる選択信号10を発生させなけ
ればならない。フローティングゲートトランジスタTF
0及びTF1の制御ゲートは双方共にノード6に接続さ
れ、このノード6は全不揮発性メモリレジスタの全セル
に共通であり、ノード6は第2スイッチ2の出力端子に
も接続されている。
【0022】各レジスタセルは、ノードD及びDNにお
ける電圧によって表わされるフローティングゲートトラ
ンジスタTF0,TF1に記憶されているデータを、メ
モリデバイスに供給されている現行アドレスビットの論
理値と比較するのに好適な比較回路(図示せず)も具え
ている。
ける電圧によって表わされるフローティングゲートトラ
ンジスタTF0,TF1に記憶されているデータを、メ
モリデバイスに供給されている現行アドレスビットの論
理値と比較するのに好適な比較回路(図示せず)も具え
ている。
【0023】テスト中に欠陥メモリ素子が見つかった場
合には、冗長メモリ素子を目下利用できれば、前記欠陥
メモリ素子が属しているマトリックス行又は列の代わり
に冗長行又は列を用いることができる。このようにする
ためには、欠陥行又は列を正規にアドレスするビットの
アドレス構成は、欠陥行又は列の代わりに選ばれた冗長
行又は列に対応する不揮発性レジスタに記憶させる必要
がある。この選択された不揮発性レジスタに前記アドレ
ス構成をプログラムするには、第2スイッチ2が全不揮
発性メモリレジスタの全セルのフローティングゲートト
ランジスタTF0,TF1の制御ゲートにおける電圧を
高電圧値に高め;選択信号10が第1スイッチ1を駆動
させて、選択された不揮発性メモリレジスタの全セルの
MOSFET T4,T5のゲート電圧を高電圧値に高
め、従ってT4及びT5をターン・オンさせ;その代わ
りに選択されなかった不揮発性メモリレジスタのセルに
おけるT4及びT5のゲート電圧が低電圧に保たれるよ
うに(即ち、T4及びT5のゲート電極は大地電圧に接
続されるように)する。
合には、冗長メモリ素子を目下利用できれば、前記欠陥
メモリ素子が属しているマトリックス行又は列の代わり
に冗長行又は列を用いることができる。このようにする
ためには、欠陥行又は列を正規にアドレスするビットの
アドレス構成は、欠陥行又は列の代わりに選ばれた冗長
行又は列に対応する不揮発性レジスタに記憶させる必要
がある。この選択された不揮発性レジスタに前記アドレ
ス構成をプログラムするには、第2スイッチ2が全不揮
発性メモリレジスタの全セルのフローティングゲートト
ランジスタTF0,TF1の制御ゲートにおける電圧を
高電圧値に高め;選択信号10が第1スイッチ1を駆動
させて、選択された不揮発性メモリレジスタの全セルの
MOSFET T4,T5のゲート電圧を高電圧値に高
め、従ってT4及びT5をターン・オンさせ;その代わ
りに選択されなかった不揮発性メモリレジスタのセルに
おけるT4及びT5のゲート電圧が低電圧に保たれるよ
うに(即ち、T4及びT5のゲート電極は大地電圧に接
続されるように)する。
【0024】従って、選択された不揮発性レジスタの各
セルのフローティングゲートトランジスタTF0及びT
F1は、これらトランジスタのドレイン電極における電
圧値、即ち各アドレスビットの論理値に従ってプログラ
ムされ:例えば図示のセルが、欠陥メモリ素子がアドレ
スされる場合に論理“1”であるアドレスビットに関連
するものであれば、データラインAは論理“1”であ
り、又データラインANは論理“0”であり、ラインA
に存在する論理“1”がTF0のドレイン5に転送さ
れ、このTF0のフローティングゲートに電子が注入さ
れるようになり;TF1のドレイン4に転送されるライ
ンANに存在する論理“0”はTF1がプログラミング
されないようにし:このTF1は元の状態、即ちバージ
ン状態のままとなる。
セルのフローティングゲートトランジスタTF0及びT
F1は、これらトランジスタのドレイン電極における電
圧値、即ち各アドレスビットの論理値に従ってプログラ
ムされ:例えば図示のセルが、欠陥メモリ素子がアドレ
スされる場合に論理“1”であるアドレスビットに関連
するものであれば、データラインAは論理“1”であ
り、又データラインANは論理“0”であり、ラインA
に存在する論理“1”がTF0のドレイン5に転送さ
れ、このTF0のフローティングゲートに電子が注入さ
れるようになり;TF1のドレイン4に転送されるライ
ンANに存在する論理“0”はTF1がプログラミング
されないようにし:このTF1は元の状態、即ちバージ
ン状態のままとなる。
【0025】メモリデバイスが正規の読取状態にて作動
する場合には、第1スイッチ1がノード7の電圧を大地
電圧に保ち、従ってT4及びT5をオフ状態に保ち、第
2スイッチ2がTF0及びTF1のフローティングゲー
トの電圧を通常の供給電圧値VDDに保つ。T2及びT
3のゲートが約2Vの電圧によってバイアスされて、T
F0及びTF1のドレイン電圧を抑えるため、ソフトプ
ログラミングが行われなくなる。TF0は以前にプログ
ラムされているから、このTF0はオフ状態にあり、従
ってノード5はフローティング状態のままであり;ノー
ドDにおける電圧がVDDに向かって上昇し、T1をタ
ーン・オフさせ;その代わりにTF1はプログラムされ
ていないから、このTF1には電流が流れ、ノード4は
接地され;ノードDNにおける電圧はそれ相当に低くな
る。従って、TF0及びTF1に記憶される情報がラッ
チT0〜T1に転送されてからレジスタセルの比較回路
に供給される。
する場合には、第1スイッチ1がノード7の電圧を大地
電圧に保ち、従ってT4及びT5をオフ状態に保ち、第
2スイッチ2がTF0及びTF1のフローティングゲー
トの電圧を通常の供給電圧値VDDに保つ。T2及びT
3のゲートが約2Vの電圧によってバイアスされて、T
F0及びTF1のドレイン電圧を抑えるため、ソフトプ
ログラミングが行われなくなる。TF0は以前にプログ
ラムされているから、このTF0はオフ状態にあり、従
ってノード5はフローティング状態のままであり;ノー
ドDにおける電圧がVDDに向かって上昇し、T1をタ
ーン・オフさせ;その代わりにTF1はプログラムされ
ていないから、このTF1には電流が流れ、ノード4は
接地され;ノードDNにおける電圧はそれ相当に低くな
る。従って、TF0及びTF1に記憶される情報がラッ
チT0〜T1に転送されてからレジスタセルの比較回路
に供給される。
【0026】正確な構成のアドレスビットに出くわす場
合に、不揮発性レジスタの全セルはマッチングを検出
し、欠陥行又は列の代わりに冗長行又は列がアドレスさ
れる。本発明による集積回路をフラッシュEEPROM
デバイスにて冗長性を具体化するための用途につき説明
したが、斯る集積回路は概して不揮発性メモリレジスタ
のメモリセルにも使用することができ、このような場合
に、2つのデータラインA及びANはレジスタセルに関
連するアドレスビット及びその論理補数を呈示するので
はなく、これらのデータラインは概してプログラムすべ
きデータ及びその論理補数を搬送する。
合に、不揮発性レジスタの全セルはマッチングを検出
し、欠陥行又は列の代わりに冗長行又は列がアドレスさ
れる。本発明による集積回路をフラッシュEEPROM
デバイスにて冗長性を具体化するための用途につき説明
したが、斯る集積回路は概して不揮発性メモリレジスタ
のメモリセルにも使用することができ、このような場合
に、2つのデータラインA及びANはレジスタセルに関
連するアドレスビット及びその論理補数を呈示するので
はなく、これらのデータラインは概してプログラムすべ
きデータ及びその論理補数を搬送する。
【図1】本発明の第1実施例によるメモリセルプログラ
ミング用集積回路の場合の不揮発性メモリレジスタにお
ける第1タイプのメモリセルを概略的に示す線図であ
る。
ミング用集積回路の場合の不揮発性メモリレジスタにお
ける第1タイプのメモリセルを概略的に示す線図であ
る。
【図2】本発明の第2実施例によるメモリセルプログラ
ミング用集積回路の場合の不揮発性メモリレジスタの第
2タイプのメモリセルを概略的に示す線図である。
ミング用集積回路の場合の不揮発性メモリレジスタの第
2タイプのメモリセルを概略的に示す線図である。
TF フローティングゲートトランジスタ(プログラマ
ブル不揮発性メモリ素子) TS NチャネルMOSFET(スイッチング手段) LC ロード回路 A データライン D ロード回路の出力 1 第1スイッチ 2 第2スイッチ 9 電源ライン 10 選択信号供給ライン
ブル不揮発性メモリ素子) TS NチャネルMOSFET(スイッチング手段) LC ロード回路 A データライン D ロード回路の出力 1 第1スイッチ 2 第2スイッチ 9 電源ライン 10 選択信号供給ライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−258595(JP,A) 特開 平5−128892(JP,A) 特開 平5−28787(JP,A) IEEE JOURNAL OF S OLID−STATE CIRCUIT S,SC−22〜5!,P.684−692, (1987−5) (58)調査した分野(Int.Cl.6,DB名) G11C 16/06 G11C 29/00 603
Claims (7)
- 【請求項1】 メモリマトリックスに関連する不揮発性
メモリレジスタにおけるメモリセルプログラミング用集
積回路であって、前記メモリセルが制御電極及び供給電
極を有し、且つ1ビットの情報を記憶するのに適切な少
なくとも1個のプログラマブル不揮発性メモリ素子(T
F;TF0,TF1)と、このメモリ素子に関連し、こ
のメモリ素子に記憶されている情報を読取るロード回路
(LC;T0〜T3)とを具え、前記集積回路が前記供
給電極と前記少なくとも1つのメモリ素子(TF;TF
0,TF1)にプログラムすべきデータを搬送する各デ
ータライン(A;A,AN)との間に直列に接続された
スイッチング手段(TS;T4,T5)を具え、前記不
揮発性メモリレジスタのメモリセルをプログラムすべき
場合に、前記スイッチング手段(TS;T4,T5)を
制御する信号(7)によって該スイッチング手段がメモ
リ素子(TF;TF0,TF1)の供給電極をデータラ
イン(A;A,AN)に電気的に接続するようにしたメ
モリセルプログラミング用集積回路において、前記デー
タライン(A;AN)を前記メモリマトリックスの復号
化回路にも供するアドレス信号バスのアドレス信号ライ
ンとしたことを特徴とするメモリセルプログラミング用
集積回路。 - 【請求項2】 前記メモリセルが2個のプログラマブル
不揮発性メモリ素子(TF0,TF1)を具え、前記ス
イッチング手段(T4,T5)が、前記2個のメモリ素
子のうちの一方のメモリ素子(TF0)と第1データラ
イン(A)との間に直列に接続された第1スイッチ(T
4)と、前記2個のメモリ素子のうちの他方のメモリ素
子(TF1)と第2データライン(AN)との間に直列
に接続された第2スイッチ(T5)とを具え、前記第1
データライン(A)及び第2データライン(AN)が論
理相補データを搬送し、且つこれらの第1及び第2デー
タラインがメモリマトリックスの前記アドレス信号バス
の2つのアドレス信号ラインとなるようにしたことを特
徴とする請求項1に記載のメモリセルプログラミング用
集積回路。 - 【請求項3】 前記第1及び第2スイッチを2個のトラ
ンジスタ(T4,T5)によって構成したことを特徴と
する請求項2に記載のメモリセルプログラミング用集積
回路。 - 【請求項4】 前記2個のトランジスタ(T4,T5)
をNチャネルMOSFETとしたことを特徴とする請求
項3に記載のメモリセルプログラミング用集積回路。 - 【請求項5】 前記2個のプログラマブル不揮発性メモ
リ素子を、各々がフローティングゲート及び制御電極を
具えている電気的にプログラマブルのMOSトランジス
タ(TF0,TF1)としたことを特徴とする請求項2
に記載のメモリセルプログラミング用集積回路。 - 【請求項6】 前記2個のプログラマブルMOSトラン
ジスタ(TF0,TF1)の制御ゲートが、メモリセル
のプログラミング中に高電圧値に切り換えられる信号
(6)により制御されるようにしたことを特徴とする請
求項5に記載のメモリセルプログラミング用集積回路。 - 【請求項7】 メモリマトリックスと一緒に半導体チッ
プに集積化され、且つ前記メモリマトリックスの欠陥メ
モリ素子に対応するアドレス構成を記憶するのに好適な
プログラマブル不揮発性冗長メモリレジスタであって、
該冗長メモリレジスタが欠陥メモリ素子の前記アドレス
構成のビット数に少なくとも等しい多数のメモリレジス
タセルを具え、これらの各メモリレジスタセルが前記ア
ドレス構成の各ビットを記憶し、前記各メモリレジスタ
セルが、制御電極及び供給電極を有する少なくとも1個
のプログラマブル不揮発性メモリ素子(TF;TF0,
TF1)と、該メモリ素子(TF;TF0,TF1)に
記憶されている情報を読取るためのロード回路(LC;
T0〜T3)と、前記メモリ素子の供給電極と前記メモ
リ素子にプログラムすべきデータを搬送する各データラ
イン(A;A,AN)との間に直列に接続したスイッチ
ング手段(TS;T4,T5)とを具え、前記メモリレ
ジスタセルをプログラムすべき場合に、前記スイッチン
グ手段が前記メモリ素子の供給電極を前記データライン
に電気的に接続すべく作動し得るようにしたプログラマ
ブル不揮発性冗長メモリレジスタにおいて、前記データ
ライン(A;A,AN)をメモリマトリックスの復号化
回路にも供するアドレス信号バスのアドレス信号ライン
とし、該アドレス信号ライン(A;A,AN)が欠陥メ
モリ素子のアドレス構成の前記各ビットを搬送するよう
にしたことを特徴とするプログラマブル不揮発性冗長メ
モリレジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT93830474:8 | 1993-11-30 | ||
EP93830474A EP0655743B1 (en) | 1993-11-30 | 1993-11-30 | Integrated circuit for the programming of a memory cell in a non-volatile memory register |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07254294A JPH07254294A (ja) | 1995-10-03 |
JP2791285B2 true JP2791285B2 (ja) | 1998-08-27 |
Family
ID=8215255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29488194A Expired - Fee Related JP2791285B2 (ja) | 1993-11-30 | 1994-11-29 | メモリセルプログラミング用集積回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5644529A (ja) |
EP (1) | EP0655743B1 (ja) |
JP (1) | JP2791285B2 (ja) |
DE (1) | DE69326154T2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0668562B1 (en) * | 1994-02-17 | 1998-08-05 | STMicroelectronics S.r.l. | Method for programming redundancy registers in a column redundancy integrated circuitry for a semiconductor memory device |
DE69411532T2 (de) * | 1994-02-17 | 1999-03-04 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Programmierung von Redundanzregistern in einer Zeilenredundanzschaltung für einen Halbleiterspeicherbaustein |
DE69521493T2 (de) * | 1995-04-04 | 2001-10-11 | Stmicroelectronics S.R.L., Agrate Brianza | Selektiver Sicherungskodierer |
FR2740601B1 (fr) * | 1995-10-26 | 1997-12-05 | Sgs Thomson Microelectronics | Procede de programmation d'une memoire adressable par son contenu a cellules memoires a grille flottante |
US5812477A (en) * | 1996-10-03 | 1998-09-22 | Micron Technology, Inc. | Antifuse detection circuit |
US6064600A (en) * | 1999-03-01 | 2000-05-16 | Micron Technology, Inc. | Methods and apparatus for reading memory device register data |
DE10005618A1 (de) * | 2000-02-09 | 2001-08-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit redundanter Einheit von Speicherzellen |
US6222765B1 (en) * | 2000-02-18 | 2001-04-24 | Silicon Storage Technology, Inc. | Non-volatile flip-flop circuit |
US6671834B1 (en) * | 2000-07-18 | 2003-12-30 | Micron Technology, Inc. | Memory redundancy with programmable non-volatile control |
US6801471B2 (en) * | 2002-02-19 | 2004-10-05 | Infineon Technologies Ag | Fuse concept and method of operation |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4347483A (en) * | 1980-07-28 | 1982-08-31 | Zenith Radio Corporation | Frequency and phase lock loop with separated AFC and phase locking |
US4546454A (en) * | 1982-11-05 | 1985-10-08 | Seeq Technology, Inc. | Non-volatile memory cell fuse element |
DE3318123A1 (de) * | 1983-05-18 | 1984-11-22 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit einem datenspeicher und einer ansteuereinheit zum auslesen, schreiben und loeschen des speichers |
EP0160720B1 (de) * | 1984-05-07 | 1988-01-07 | Deutsche ITT Industries GmbH | Halbleiterspeicherzelle mit einem potentialmässig schwebenden Speichergate |
US5008856A (en) * | 1987-06-29 | 1991-04-16 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
JP2537264B2 (ja) * | 1988-04-13 | 1996-09-25 | 株式会社東芝 | 半導体記憶装置 |
JPH0386999A (ja) * | 1989-08-30 | 1991-04-11 | Sharp Corp | 半導体記憶装置 |
JP2986570B2 (ja) * | 1991-03-05 | 1999-12-06 | 富士通株式会社 | 半導体記憶装置 |
US5251169A (en) * | 1991-05-06 | 1993-10-05 | Lattice Semiconductor Corporation | Non-volatile erasable and programmable interconnect cell |
JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
US5325333A (en) * | 1991-12-27 | 1994-06-28 | Nec Corporation | Semiconductor memory device |
-
1993
- 1993-11-30 DE DE69326154T patent/DE69326154T2/de not_active Expired - Fee Related
- 1993-11-30 EP EP93830474A patent/EP0655743B1/en not_active Expired - Lifetime
-
1994
- 1994-11-29 JP JP29488194A patent/JP2791285B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-18 US US08/635,455 patent/US5644529A/en not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
IEEE JOURNAL OF SOLID−STATE CIRCUITS,SC−22〜5!,P.684−692,(1987−5) |
Also Published As
Publication number | Publication date |
---|---|
US5644529A (en) | 1997-07-01 |
EP0655743A1 (en) | 1995-05-31 |
DE69326154T2 (de) | 2000-02-24 |
JPH07254294A (ja) | 1995-10-03 |
EP0655743B1 (en) | 1999-08-25 |
DE69326154D1 (de) | 1999-09-30 |
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