JP2559028B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】 〔概要〕 コラムトランスファーゲートトランジスタに低しきい
値のトランジスタを用いると共に、書込み回路の駆動レ
ベルをクランプする回路を設け、半導体記憶装置の高速
動作を可能とする。
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特に、コラムトラン
スファーゲートトランジスタに低しきい値のトランジス
タを用いたスタティック型半導体記憶装置に関する。
〔従来の技術〕
第４図は従来のスタティック型ランダムアクセスメモ
リ（RAM）の特定のビット線に沿った回路を書込み方向
に部分的に示すものである。第４図において、スタティ
ック型メモリセル１がビット線BL,▲▼に接続され
ており、セルロードトランジスタT5,T6を高位の電源Vcc
側に備え、ビット線BL,▲▼の他端はコラムトラン
スファーゲートトランジスタT1,T2（Ｎ−chMOSトランジ
スタ）を介してデータバス（DB,▲▼）に接続して
いる。また、データバス（DB,▲▼）には書込み回
路（ライト・アンプ）２が備えられている。書込み回路
２は接地側に、それぞれのゲートに書込みデータD,が
入力する駆動トランジスタT3,T4と、Vcc側に接続する負
荷トランジスタT7,T8とを有している。なお、通常のよ
うにデータバスDB,▲▼にはセンスアンプが備えら
れているがここでは図示していない。
この回路の書込み動作は通常のようにワード選択信号
により特定のワード線（図示せず）を立ち上げ、コラム
選択信号により特定のスタティック型メモリセル１が選
択され、書込みデータD,のどちらかが“H"になること
により、データバス、ビット線が引かれて書込み可能な
“L"レベルとなり、スタティック型メモリセル１に書込
みが行なわれる。第５図にその動作波形図を示してい
る。
この従来の半導体記憶装置において、コラム選択用の
コラムトランスファーゲートトランジスタT1,T2は従来
ノーマル・エンハンス（Normal Enhance）・トランジス
タが使用されていた。このノーマル・エンハンス・トラ
ンジスタをトランスファーゲートとして使用する時、そ
のしきい値が比較的高く、読出し時にビット線BL,▲
▼の情報が速やかにデータバスDB,▲▼に伝達さ
れず高速化の点で不十分であるという問題があった。即
ち、読出し時に、ビット線BL,▲▼とデータバスDB,
▲▼のレベルはVcc−GNDの中間レベルにあって、差
電圧としては比較的低いゲート・バイアスの印加された
トランスファーゲートを介して、電圧レベルの伝達がな
されねばならず、トランスファーゲートのコンダクタン
スが不充分となって、ビット線BL,▲▼の情報に追
従して書込みデータD,が伝達されていかない。ビット
線BL,▲▼の動きは緩慢であるから、その追従が遅
いことによってアクセスロス等が起る。
そこで、より高速化を実現するために、ビット線BL,
▲▼の情報が速やかにデータバスDB,▲▼に伝
達するように低しきい値（Vth）のライト・ドーズ（Rig
ht Dose）トランジスタやノン・ドーズ（Non Dose）ト
ランジスタを使用することが考えられた。
しかしながら、コラムトランスファーゲートトランジ
スタT1,T2として低しきい値でgm（相互コンダクタン
ス）大のトランジスタを使用したとき、次のような問題
点があることがわかった。
高速にスタティック型メモリセルに書込みを行なう
目的で書込み回路２の駆動トランジスタT3,T4のgm（相
互コンダクタンス）を高くすると、ビット線BL,▲
▼の“L"レベルが必要以上に下がって（第５図の点線参
照）ライトリカバリタイムを悪化させる。
ライトリカバリタイムを悪化させない目的で書込み
回路２の駆動トランジスタT3,T4のgmをビット線BL,▲
▼の“L"レベルが必要以上に下がらない値にすると、
書込み速度が遅くなる。
〔発明が解決しようとする課題〕
本発明の目的は、ライトリカバリタイムを悪化するこ
となく高速の書込みを可能とし、かつ、読出し時にビッ
ト線の情報を速やかにデータバスに伝達することができ
る半導体記憶装置を提供することにある。
〔課題を解決するための手段〕
本発明は上記従来の問題点を解決するために、書込み
回路の駆動レベルをクランプする回路を設けることを主
要な特徴とするものである。
従って、本発明の構成は以下に示す通りである。即
ち、ビット線（BL,▲▼）のそれぞれと所定電位の
電源との間に接続されたスイッチ素子（T3,T4）を有
し、該スイッチ素子（T3,T4）をオンすることによって
前記ビット線（BL,▲▼）接続されたメモリセル
（１）を書き込むようにしてなる半導体記憶装置（第１
図，第２図）において、 前記ビット線（BL,▲▼）のそれぞれと前記所定
電位の電源との間に、前記スイッチ素子（T3,T4）と直
列にクランプ回路（３）を設けたことを特徴とする半導
体記憶装置（第１図，第２図）としての構成を有する。
〔作用〕
本発明の構成によれば、低しきい値で高gmのコラムト
ランスファーゲートトランジスタの採用により、読出し
時にビット線の情報を速やかにデータバスに伝達するこ
とが可能になる。また一方、ライトリカバリタイムに対
しては、書込み回路のレベルクランプで必要レベルを設
定できるため、書込み回路の駆動トランジスタに高gmト
ランジスタを採用し高速の書込み動作を行なうことがで
きる。
〔実施例〕
第１図（Ａ）は本発明の実施例としての半導体記憶装
置の回路図であって、書込み方向について示す要部回路
図である。また、第２図は、本発明の実施例の半導体記
憶装置の部分をより広範囲に示す回路図を示している。
第１図及び第２図において、先に示した第４図と同一部
分について同一符号を指示している。第１図（Ａ）にお
いて、従来例としての第４図と異なる点は書込み回路２
の駆動トランジスタT3,T4のソースに所要段の順バイア
スのダイオードから成るクランプ回路３を設けている点
である。また、コラムトランスファーゲートトランジス
タT1,T2には低しきい値（Vth）のライト・ドーズ（Righ
t Dose;しきい値コントロールのためのイオン打ち込
み）トランジスタまたはノン・ドーズ（Non Dose）トラ
ンジスタが使用されている。
それにより、第３図の動作波形図のように、書込み回
路の駆動時に書込みレベルがクランプ回路３により、書
込みに必要なレベル（VR）に設定され、ビット線の“L"
レベルの下がり過ぎが防止され、ライトリカバリタイム
の悪化なく高速の書込みができる。また、読出し時にコ
ラムトランスファーゲートトランジスタの低しきい値且
つgm大の特性によりビット線の情報を高速にデータバス
に伝達でき高速の読出し動作が可能となる。
第１図（Ｂ）は本発明の実施例の他の例であり、クラ
ンプ回路３をダイオード接続のトランジスタの所要段
（この例では１段）を用いて実現したものである。その
他は第１図（Ａ）と同様である。
〔発明の効果〕
以上のことから明らかなように、本発明によれば、ワ
ードトランスファーゲートに低しきい値でgm大のトラン
ジスタを使用することに伴う従来のライトリカバリタイ
ムの悪化を、書込み回路にクランプ回路を設けることに
より駆動レベルをクランプして書込みに必要なレベルを
設定できるようにし、ビット線レベルの下がり過ぎを防
止し、ライトリカバリタイムを悪化することなく高速の
書込みを可能にした。そして読出し時にコラムトランス
ファーゲートの低しきい値高gmトランジスタによりビッ
ト線情報を高速にデータバスに伝達して高速の読出し動
作を可能とした。
【図面の簡単な説明】
第１図（Ａ），（Ｂ）はそれぞれ本発明の実施例及び他
の実施例としての半導体記憶装置の回路要部を示す図、
第２図は本発明の実施例としての半導体記憶装置のより
広範囲な部分を示す回路図、第３図は本発明の実施例と
しての半導体記憶装置の動作波形図、第４図及び第５図
は従来例のスタティックRAMの特定ビット線に沿った回
路要部を示す図及び書込み動作波形図である。 １……スタティック型メモリセル ２……書込み回路（ライト・アンプ） ３……クランプ回路 T1,T2……コラムトランスファーゲートトランジスタ T3,T4……駆動トランジスタ T5,T6……セルロードトランジスタ T7,T8……負荷トランジスタ DB,▲▼……データバス D,……書込みデータ BL,▲▼……ビット線 C1,Cn……コラムセレクト Vcc……高位の電源 GND……接地 VR……書込みに必要なレベル

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ビット線のそれぞれと所定電位の電源との
    間に接続されたスイッチ素子を有し、該スイッチ素子を
    オンすることによって前記ビット線に接続されたメモリ
    セルを書き込むようにしてなる半導体記憶装置におい
    て、 前記ビット線のそれぞれと前記所定電位の電源との間
    に、前記スイッチ素子と直列にクランプ回路を設けたこ
    とを特徴とする半導体記憶装置。
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