JPS62217498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62217498A JPS62217498A JP61047343A JP4734386A JPS62217498A JP S62217498 A JPS62217498 A JP S62217498A JP 61047343 A JP61047343 A JP 61047343A JP 4734386 A JP4734386 A JP 4734386A JP S62217498 A JPS62217498 A JP S62217498A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000002950 deficient Effects 0.000 claims abstract description 33
- 230000007423 decrease Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体記憶装置であって、複数個のメモリセルブロック
(A +〜Aイ)の少くとも2個が所定の数の冗長用コ
ラムCBt 〜Bfi)を共用するように構成すること
により、冗長用メモリセルの記憶容量を減少させてチッ
プ面積の縮小化および製造コストの低減化を可能とする
。
(A +〜Aイ)の少くとも2個が所定の数の冗長用コ
ラムCBt 〜Bfi)を共用するように構成すること
により、冗長用メモリセルの記憶容量を減少させてチッ
プ面積の縮小化および製造コストの低減化を可能とする
。
本発明は半導体記憶装置に関し、特に、メモリセルブロ
ックと冗長用コラムを有し、該メモリセルブロックに不
良コラムが含まれている場合に、該不良コラムに対応の
アドレス情報が入力された時に該不良コラムに代わって
該冗長用コラムを能動状態とするようにした半導体記憶
装置に関する。
ックと冗長用コラムを有し、該メモリセルブロックに不
良コラムが含まれている場合に、該不良コラムに対応の
アドレス情報が入力された時に該不良コラムに代わって
該冗長用コラムを能動状態とするようにした半導体記憶
装置に関する。
本発明による装置は、例えば高信頼性が要求されるコン
ピュータ等の情報機器の記1a部に利用され得る。
ピュータ等の情報機器の記1a部に利用され得る。
第5図には上述した冗長性を持たせた従来形の半導体記
憶装置におけるメモリセルブロックと冗長用コラムまた
は冗長用メモリセルブロックとの対応関係が示される。
憶装置におけるメモリセルブロックと冗長用コラムまた
は冗長用メモリセルブロックとの対応関係が示される。
第5図(a)は記憶容1256にビットの1ビツト構成
品の場合を示し、1チツプが4個のメモリセルブロック
a、〜a14からなり、各メモリセルブロックは512
ビツト×128コラムで構成され、各メモリセルブロッ
クに対応してそn、それ冗長用コラムbII+b+□+
b+3+ b+4が一列ず゛つ設けられている。この
場合、冗長分としての記Jla容甲は2にビットである
。各メモリセルブロックall〜a14に不良コラムが
含まれている場合には、該不良コラムに対応のアドレス
が指定された時に該不良コラムは破線で示されるように
冗長用コラムbll〜b14に切換えられる。
品の場合を示し、1チツプが4個のメモリセルブロック
a、〜a14からなり、各メモリセルブロックは512
ビツト×128コラムで構成され、各メモリセルブロッ
クに対応してそn、それ冗長用コラムbII+b+□+
b+3+ b+4が一列ず゛つ設けられている。この
場合、冗長分としての記Jla容甲は2にビットである
。各メモリセルブロックall〜a14に不良コラムが
含まれている場合には、該不良コラムに対応のアドレス
が指定された時に該不良コラムは破線で示されるように
冗長用コラムbll〜b14に切換えられる。
第5図(b)は記憶容量256にビットの8ビツト構成
品の場合を示し、lチップが4個のメモリセルブロック
all〜a24からなり、さらに各メモリセルブロック
は8個のメモリセルブロックa211〜a2,8からな
っており、各メモリセルブロックa 211 ”’ a
218は5]2ピントX16コラムで構成され、各メ
モリセルブロックに対応してそれぞれ冗長用コラムb2
1.bZ□、・・・、b2.が−列ずつ設けられている
。この場合、冗長分としての記憶容量は16にビットで
ある。各メモリセルブロックa211〜a2+11に不
良コラムが含まれている場合には、(a)の場合と同様
に破線で示されるように冗長用コラ1、bit〜b28
に切換えられる。
品の場合を示し、lチップが4個のメモリセルブロック
all〜a24からなり、さらに各メモリセルブロック
は8個のメモリセルブロックa211〜a2,8からな
っており、各メモリセルブロックa 211 ”’ a
218は5]2ピントX16コラムで構成され、各メ
モリセルブロックに対応してそれぞれ冗長用コラムb2
1.bZ□、・・・、b2.が−列ずつ設けられている
。この場合、冗長分としての記憶容量は16にビットで
ある。各メモリセルブロックa211〜a2+11に不
良コラムが含まれている場合には、(a)の場合と同様
に破線で示されるように冗長用コラ1、bit〜b28
に切換えられる。
第5図(C)は記1a容量256にビットの8ビツト構
成品の場合を示し、lチップが4個のメモリセルブロッ
ク231〜a34からなり、さらに各メモリセルブロッ
クは8個のIloに対応する8個のメモリセルブロック
a3.1〜8318および1個の冗長用メモリセルブロ
ックb31からなっており、各メモリセルブロックは5
12ビツト×16コラムで構成されている。この場合、
冗長分としての記憶容量は32にビットである。各メモ
リセルブロック831〜a34に不良コラムを含むメモ
リセルプロ・ツク(a3□とする)が含まれている場合
には、太い矢印で示されるように不良のメモリセルブロ
ックaff11 は予め冗長用メモリセルブロックb3
1に切換えられ、8ビツト構成品として使用される。
成品の場合を示し、lチップが4個のメモリセルブロッ
ク231〜a34からなり、さらに各メモリセルブロッ
クは8個のIloに対応する8個のメモリセルブロック
a3.1〜8318および1個の冗長用メモリセルブロ
ックb31からなっており、各メモリセルブロックは5
12ビツト×16コラムで構成されている。この場合、
冗長分としての記憶容量は32にビットである。各メモ
リセルブロック831〜a34に不良コラムを含むメモ
リセルプロ・ツク(a3□とする)が含まれている場合
には、太い矢印で示されるように不良のメモリセルブロ
ックaff11 は予め冗長用メモリセルブロックb3
1に切換えられ、8ビツト構成品として使用される。
上述した従来技術においては、本来の記憶容量256に
ビットのメモリセルの他に、1ビツトを救済するために
冗長分として(a)の場合は2にピッ1分、(b)の場
合は16にビット分、<c>の場合は32にビット分の
メモリセルを必要とするため、その分だけチップ面積が
増大し、製造コストの上昇をひき起こすという問題があ
る。この問題は、救済されるビット数が増えた場合には
それに応して冗長分のメモリセルの記憶容量も増大する
ため、一層顕著に現われる。
ビットのメモリセルの他に、1ビツトを救済するために
冗長分として(a)の場合は2にピッ1分、(b)の場
合は16にビット分、<c>の場合は32にビット分の
メモリセルを必要とするため、その分だけチップ面積が
増大し、製造コストの上昇をひき起こすという問題があ
る。この問題は、救済されるビット数が増えた場合には
それに応して冗長分のメモリセルの記憶容量も増大する
ため、一層顕著に現われる。
本発明の目的は、上述した従来技術における問題点に鑑
み、冗長用メモリセルの記憶容量を減少させ、チップ面
積の縮小化および製造コストの低減化を図ることができ
る半導体記憶装置を提供することにある。
み、冗長用メモリセルの記憶容量を減少させ、チップ面
積の縮小化および製造コストの低減化を図ることができ
る半導体記憶装置を提供することにある。
第1図に本発明による半導体記憶装置の原理ブロック図
が示される。
が示される。
第1図においてA1〜Al11は複数個のメモリセルブ
ロックであって、該メモリセルブロックの各個は、複数
のメモリセルからなるコラムがアレイ状に配列されて構
成されている。81〜B7は所定の数の冗長用コラムで
あって、該冗長用コラムB1〜B0は少くとも2個のメ
へリセルブロックA1−八〇に接続可能な様に設けられ
、各冗長用コラムは複数のメモリセルからなっている。
ロックであって、該メモリセルブロックの各個は、複数
のメモリセルからなるコラムがアレイ状に配列されて構
成されている。81〜B7は所定の数の冗長用コラムで
あって、該冗長用コラムB1〜B0は少くとも2個のメ
へリセルブロックA1−八〇に接続可能な様に設けられ
、各冗長用コラムは複数のメモリセルからなっている。
Cはメモリであって該メモリCには、不良のメモリセル
が存在している不良コラムに対応するアドレスを表わす
第1の情@rlと、該不良コラムがメモリセルブロック
A1〜AIIのいずれに含まれているかを表わす第2の
情報r2とが予め記す、αされている。Dは判定回路で
あって、上述のメモリセルブロックA、〜A1の各個の
対応するコラムを同時に指定するアドレス情報ADDを
入力し、このアドレス情報がメモリC内の第1の悄’4
T。
が存在している不良コラムに対応するアドレスを表わす
第1の情@rlと、該不良コラムがメモリセルブロック
A1〜AIIのいずれに含まれているかを表わす第2の
情報r2とが予め記す、αされている。Dは判定回路で
あって、上述のメモリセルブロックA、〜A1の各個の
対応するコラムを同時に指定するアドレス情報ADDを
入力し、このアドレス情報がメモリC内の第1の悄’4
T。
と一致しているか否かを判定する機能を有している。E
は制御回路であって、アドレス情報ADDが第1の情報
11 と一致した時にメモリC内の第2の情報■2に基
づいて不良コラムを含むメモリセルブロックを検知し、
該メモリセルブロックを非能動状態とし、かつ冗長用コ
ラムB、〜B7のいずれかを能動状態とする機能を有し
ている。
は制御回路であって、アドレス情報ADDが第1の情報
11 と一致した時にメモリC内の第2の情報■2に基
づいて不良コラムを含むメモリセルブロックを検知し、
該メモリセルブロックを非能動状態とし、かつ冗長用コ
ラムB、〜B7のいずれかを能動状態とする機能を有し
ている。
従って、本発明の装置は全体として、複数個のメへリセ
ルブロックA1−八〇の少くとも2個が所定の数の冗長
用コラムB1〜B、を共用するように構成されている。
ルブロックA1−八〇の少くとも2個が所定の数の冗長
用コラムB1〜B、を共用するように構成されている。
本発明による半導体記憶装置においては、入力されたア
ドレス情報ADDが不良コラムに対応のアドレス情報(
第1の情報r+)と一致しているか否かの判定が判定回
路りにおいて行われ、これらの情報が一致した時に、制
御回路EはメモリC内の第2の情報I2に基づいて不良
コラムを含むメモリセルブロックを非能動状態とし、同
時に該不良コラムの代わりに冗長用コラムB1〜B、l
のいずれかを能動状態とする。
ドレス情報ADDが不良コラムに対応のアドレス情報(
第1の情報r+)と一致しているか否かの判定が判定回
路りにおいて行われ、これらの情報が一致した時に、制
御回路EはメモリC内の第2の情報I2に基づいて不良
コラムを含むメモリセルブロックを非能動状態とし、同
時に該不良コラムの代わりに冗長用コラムB1〜B、l
のいずれかを能動状態とする。
上述した不良コラムから冗長用コラムへの切換は、少く
とも2個のメモリセルブロックと該メモリセルブロック
によって共用される所定の数の冗長用コラムとの間で行
われるようになっている。
とも2個のメモリセルブロックと該メモリセルブロック
によって共用される所定の数の冗長用コラムとの間で行
われるようになっている。
これによって本発明の装置は、冗長用メモリセルの記4
a容量を減少させてチップ面積の縮小化および製造コス
トの低減化を可能とするものである。
a容量を減少させてチップ面積の縮小化および製造コス
トの低減化を可能とするものである。
第2図に本発明の一実施例としての半導体記1.a装置
がブロック的に示され、第3図には第2図の装置におけ
るメモリセルブロックと冗長用コラムとの対応関係が示
される。
がブロック的に示され、第3図には第2図の装置におけ
るメモリセルブロックと冗長用コラムとの対応関係が示
される。
第3図に示されるように、本実施例の装置におけるメモ
リ記憶容量は256にビットであり、1チツプが4個の
メモリセルブロックA1゜、Az。、A、。。
リ記憶容量は256にビットであり、1チツプが4個の
メモリセルブロックA1゜、Az。、A、。。
Aaoからなり、さらに各メモリセルブロックは8個の
メモリセルブロックA1〜A8からなっておす、各メモ
リセルフロックA、−A、は512ビツト×16コラム
で構成されている。さらに、メモリセルブロックA、お
よびA2に対応して2列の冗長用コラムB、およびB2
が設けられており、以下同様にして、2個のメモリセル
ブロックに対応してそれぞれ2列の冗長用コラムが設け
られている。この場合、冗長分としての記憶容量は16
Kビット(512ビツトX8X4)である。
メモリセルブロックA1〜A8からなっておす、各メモ
リセルフロックA、−A、は512ビツト×16コラム
で構成されている。さらに、メモリセルブロックA、お
よびA2に対応して2列の冗長用コラムB、およびB2
が設けられており、以下同様にして、2個のメモリセル
ブロックに対応してそれぞれ2列の冗長用コラムが設け
られている。この場合、冗長分としての記憶容量は16
Kビット(512ビツトX8X4)である。
説明を簡準にするために、第21賃1には2個のメモリ
セルブロックA1およびA2と、これに幻Lid;する
2列の冗長用コラムB、およびB2のみが示される。第
2図においてCはアドレス用FROM (プログラミン
グ可能な読出し専用メモ1月01 と■10(入出力)
用PROMCzからなるメモリである。アドレス用PR
OMC+においては、各メモリセルブロックA、、A2
の16コラムの内いずれのコラムに不良のメモリセルが
存在しているかを表わすアドレス情報■1が予め記憶さ
れている。従ってこの場合、アドレス情報1.はO〜1
5番地のうちの1つを表わす4ビツト情報を単位とし、
2コラム番地分の8ビツト情報として送出される。
セルブロックA1およびA2と、これに幻Lid;する
2列の冗長用コラムB、およびB2のみが示される。第
2図においてCはアドレス用FROM (プログラミン
グ可能な読出し専用メモ1月01 と■10(入出力)
用PROMCzからなるメモリである。アドレス用PR
OMC+においては、各メモリセルブロックA、、A2
の16コラムの内いずれのコラムに不良のメモリセルが
存在しているかを表わすアドレス情報■1が予め記憶さ
れている。従ってこの場合、アドレス情報1.はO〜1
5番地のうちの1つを表わす4ビツト情報を単位とし、
2コラム番地分の8ビツト情報として送出される。
またT10用PROM C2においては、不良のメモリ
セルが存在している不良コラムがいずれのメモリセルブ
ロックAt、Azに含まれているかを表わす情報、言い
換えるといずれの110チヤネルに対応しているかを表
わすI10情報■2が予め記憶されている。
セルが存在している不良コラムがいずれのメモリセルブ
ロックAt、Azに含まれているかを表わす情報、言い
換えるといずれの110チヤネルに対応しているかを表
わすI10情報■2が予め記憶されている。
メモリCには判定回路りと制御回路Eが接続されている
。判定回路りにはメモリセルブロックA1.A2の各個
の対応するコラムを同時に指定するアドレス情報ADD
が入力されており、該判定回路りば、このアドレス情報
ADDがメモリCからの7ドレス情報1.と一致してい
るか否かのII+定を行う。一方、fliII御回路E
は、判定Ii′i′l路りによる判定結果に基づきアド
レス情報ADDがアドレス情報■1と一致した時に、不
良アドレス一致信号B13又はB2Sのいずれかを受け
て、その不良アドレス・ブロックを示すメモリCからの
T10情報12に基づいて、適宜ハイレベルの制御信号
E1〜 B4を出力する。これによって、不良コラムを
含むメモリセルブロックA1またはA2が非能動状態と
なり、同時に、冗長用コラムB、またはB2が能動状態
となる。
。判定回路りにはメモリセルブロックA1.A2の各個
の対応するコラムを同時に指定するアドレス情報ADD
が入力されており、該判定回路りば、このアドレス情報
ADDがメモリCからの7ドレス情報1.と一致してい
るか否かのII+定を行う。一方、fliII御回路E
は、判定Ii′i′l路りによる判定結果に基づきアド
レス情報ADDがアドレス情報■1と一致した時に、不
良アドレス一致信号B13又はB2Sのいずれかを受け
て、その不良アドレス・ブロックを示すメモリCからの
T10情報12に基づいて、適宜ハイレベルの制御信号
E1〜 B4を出力する。これによって、不良コラムを
含むメモリセルブロックA1またはA2が非能動状態と
なり、同時に、冗長用コラムB、またはB2が能動状態
となる。
4ビツトのアドレス情報ADDは、各メモリセルブロッ
クAI、A2に対応したコラムデコーダCDI、CD、
にも入力されている。コラムデコーダCr)、、CD2
はそれぞれ、16個の電界効果型トランジスタT。−T
I5のそれぞれのケート端子に接続され、該トランジス
タのソース端子はメモリセルブロックA1.A2に、ト
レイン端f“は110バツフアI OB+ 、I OB
2に接続されている。すなわち、コラムデコーダCD、
、CD2においてアドレス悄NADDが解読されると、
その解読されたアドレスに対応するトランジスタがオン
し、該トランジスタに接続されるコラムのメモリセルが
I10ハソファIOB、、IOB、に接続されるように
なっている。
クAI、A2に対応したコラムデコーダCDI、CD、
にも入力されている。コラムデコーダCr)、、CD2
はそれぞれ、16個の電界効果型トランジスタT。−T
I5のそれぞれのケート端子に接続され、該トランジス
タのソース端子はメモリセルブロックA1.A2に、ト
レイン端f“は110バツフアI OB+ 、I OB
2に接続されている。すなわち、コラムデコーダCD、
、CD2においてアドレス悄NADDが解読されると、
その解読されたアドレスに対応するトランジスタがオン
し、該トランジスタに接続されるコラムのメモリセルが
I10ハソファIOB、、IOB、に接続されるように
なっている。
コラムデコーダCDI、CD、はそれぞれノアケ−l−
N0RI 、N0Rzの出力端子に接続されている。
N0RI 、N0Rzの出力端子に接続されている。
ノアゲートN OR+ の一方の入力端子には制御器I
SEからの制御信号E、が入力され、他方の入力端子に
は制御信号E3が入力されており、ノアケートN0R2
の一方の入力端子には制御信号E2か入力され、他方の
入力端子には制御信号E4が入力されている。ノアゲー
)NOR,、N。
SEからの制御信号E、が入力され、他方の入力端子に
は制御信号E3が入力されており、ノアケートN0R2
の一方の入力端子には制御信号E2か入力され、他方の
入力端子には制御信号E4が入力されている。ノアゲー
)NOR,、N。
R2の少くとも一方の入力端子にハイレベルの信号が人
力されると、ノアケートの出力はローレヘルとなり、こ
れによってコラムデコーダCD、。
力されると、ノアケートの出力はローレヘルとなり、こ
れによってコラムデコーダCD、。
CD2は機能を停止し、メモリセルブロックAH。
A2は非能動状態となる。
制御回路Eからの制御信号E +、 E Z、 E 3
. E 4はそれぞれ、電界効果型トランジスタt1〜
t4のそれぞれのゲート端子に入力されるようになって
いる。トランジスタt1 、t2のソース端子は冗長用
コラムB1に、トランジスタ”3+”4のソース端子は
冗長用コラムB2に接続されており、トランジスタtI
+t3のドレイン端子はT10バ・ンファI OB +
に、トランジスタ”Zr”4のドレイン端子はI10
バッファIOB、に接続されている。従って、例えば制
御信号E、が出力されると、トランジスタt、がオンし
、冗長用コラムB、とI10バッファIOB+が接続さ
れることになる。この時、ノアゲー)NORIの出力は
ローレベルムこあるので、メモリセルブロックA1は非
能動状態となる。
. E 4はそれぞれ、電界効果型トランジスタt1〜
t4のそれぞれのゲート端子に入力されるようになって
いる。トランジスタt1 、t2のソース端子は冗長用
コラムB1に、トランジスタ”3+”4のソース端子は
冗長用コラムB2に接続されており、トランジスタtI
+t3のドレイン端子はT10バ・ンファI OB +
に、トランジスタ”Zr”4のドレイン端子はI10
バッファIOB、に接続されている。従って、例えば制
御信号E、が出力されると、トランジスタt、がオンし
、冗長用コラムB、とI10バッファIOB+が接続さ
れることになる。この時、ノアゲー)NORIの出力は
ローレベルムこあるので、メモリセルブロックA1は非
能動状態となる。
第4図には第2図に示される装置を用いて最大2コラム
までを救済する場合の冗長用コラムへの切換を説明する
模式図が示される。
までを救済する場合の冗長用コラムへの切換を説明する
模式図が示される。
(1)第4図(a)の場合
この場合には、不良のメモリセルはメモリセルブロック
AIの3コラム目と10コラム目Gこ存在している。従
って判定回路りは、アドレス情報ADDに3番地または
10番地を表わす情報が含まれている時のみ、アドレス
情報ADDがアドレス情報■1と一致しているとの判定
を行い、それぞれの場合に、冗長用コラムB + 、
B 2で置換すべきことを指示する一致信号B13.8
2Sを送出する。
AIの3コラム目と10コラム目Gこ存在している。従
って判定回路りは、アドレス情報ADDに3番地または
10番地を表わす情報が含まれている時のみ、アドレス
情報ADDがアドレス情報■1と一致しているとの判定
を行い、それぞれの場合に、冗長用コラムB + 、
B 2で置換すべきことを指示する一致信号B13.8
2Sを送出する。
この判定を受けて、制御回路EはI10情@ Igに基
づいて不良コラムを含むメモリセルブロックA1を決定
し、冗長用コラムに置換するための制御信号E、、E、
を出力する。これによって、ノアゲートN ORIの出
力はローレベルとなり、メモリセルブロックA、が非能
動状態となり、同時にトランジスタ゛tI+t3がオン
するので、コラムB、およびB2がI10バッファIO
B+に接続されて能動状態となる。
づいて不良コラムを含むメモリセルブロックA1を決定
し、冗長用コラムに置換するための制御信号E、、E、
を出力する。これによって、ノアゲートN ORIの出
力はローレベルとなり、メモリセルブロックA、が非能
動状態となり、同時にトランジスタ゛tI+t3がオン
するので、コラムB、およびB2がI10バッファIO
B+に接続されて能動状態となる。
(2)第4図(b)の場合
この場合には、不良のメモリセルはメモリセルフ′ロッ
クA、、A2のそれぞれの8コラム目に存在している。
クA、、A2のそれぞれの8コラム目に存在している。
従って判定回路りは、アドレス情報ADr)に8番地を
表わす情報が含まれている時のみ、アドレス情IIAD
Dがアドレス情報11 と一致しているとの判定を行い
、一致信号B15゜B2sを同時に送出する。制御回路
Eは、この判定とI10用PROM C2からのT10
情報■2とに基づいて不良コラムを含むメモリセルブロ
ックをA、およびA2と決定し、冗長用コラムで置換す
るための制御信号El、E4 (またはE2.E3)
を出力する。これによってノアゲー)NOR+。
表わす情報が含まれている時のみ、アドレス情IIAD
Dがアドレス情報11 と一致しているとの判定を行い
、一致信号B15゜B2sを同時に送出する。制御回路
Eは、この判定とI10用PROM C2からのT10
情報■2とに基づいて不良コラムを含むメモリセルブロ
ックをA、およびA2と決定し、冗長用コラムで置換す
るための制御信号El、E4 (またはE2.E3)
を出力する。これによってノアゲー)NOR+。
N0R2の出力は共にローレベルとなり、メモリセルブ
ロックA+、Azは共に非能動状態となり、同時にトラ
ンジスタtI+t4(またはtZ+t3)がオンするの
で、冗長用コラムB+、Btばそれぞれr10バッファ
IOB+、l0Bzに接続されて能動状態となる。
ロックA+、Azは共に非能動状態となり、同時にトラ
ンジスタtI+t4(またはtZ+t3)がオンするの
で、冗長用コラムB+、Btばそれぞれr10バッファ
IOB+、l0Bzに接続されて能動状態となる。
なお、メモリセルブロックA、、A2でそれぞれ異なる
アドレスのコラムに不良が存在する場合については、一
致信号B I S + B 23の送出は(1)の場合
と同様で且つトランジスタt1〜」1の駆動による冗長
用コラムB、、Bffiの選択(能動状態化)は(2)
の場合に準するので、詳細説明は省略する。
アドレスのコラムに不良が存在する場合については、一
致信号B I S + B 23の送出は(1)の場合
と同様で且つトランジスタt1〜」1の駆動による冗長
用コラムB、、Bffiの選択(能動状態化)は(2)
の場合に準するので、詳細説明は省略する。
以上説明したように第2図に示される装置によれば、2
個のメモリセルブロックに2列の冗長用コラム(記憶容
量16にビット)を対応させ、最大2コラムまでを救済
可能にしているため、同じ2コラムを救済するものとし
て従来形(第5図(b)の場合、冗長分としての÷記憶
容量は32にビットとなる)と比べた場合、冗長用メモ
リセルの記憶容量を減少させることができる。これによ
って、チップ面積の縮小化および製造コストの低減化が
可能となり、また、製造されるチップの面積を一定とし
た場合には、スペースに余裕が生じるので製造を容易に
することができる。
個のメモリセルブロックに2列の冗長用コラム(記憶容
量16にビット)を対応させ、最大2コラムまでを救済
可能にしているため、同じ2コラムを救済するものとし
て従来形(第5図(b)の場合、冗長分としての÷記憶
容量は32にビットとなる)と比べた場合、冗長用メモ
リセルの記憶容量を減少させることができる。これによ
って、チップ面積の縮小化および製造コストの低減化が
可能となり、また、製造されるチップの面積を一定とし
た場合には、スペースに余裕が生じるので製造を容易に
することができる。
以上説明したように本発明によれば、冗長用メモリセル
の記1.a容量を減少させてチップ面積の縮小化および
製造コストの低減化を図ることができる。
の記1.a容量を減少させてチップ面積の縮小化および
製造コストの低減化を図ることができる。
第1図は本発明による半導体記憶装置の原理ブロック図
、 第2図は本発明の一実施例を示すブロック図、第3図は
第2図に示される装置におけるメモリセルブロックと冗
長用コラムとの対応関係を示す図、 第4図は第2図に示される装置を用いて最大2ビツトま
でを救済する場合の冗長用コラムへの切換を説明する模
式図、 第5図は従来形におけるメモリセルブロックと冗長用メ
モリセルとの対応関係を示す図、である。 A1〜AII・・・メモリセルブロック、B、−B、l
・・・冗長用コラム、 C・・・メモリ、D・・・判定
回路、 E・・・制御回路、II・・・第1の情報(
アドレス情報)、12・・・第2の情報(I10情報)
、ADD・・・アドレス情報。
、 第2図は本発明の一実施例を示すブロック図、第3図は
第2図に示される装置におけるメモリセルブロックと冗
長用コラムとの対応関係を示す図、 第4図は第2図に示される装置を用いて最大2ビツトま
でを救済する場合の冗長用コラムへの切換を説明する模
式図、 第5図は従来形におけるメモリセルブロックと冗長用メ
モリセルとの対応関係を示す図、である。 A1〜AII・・・メモリセルブロック、B、−B、l
・・・冗長用コラム、 C・・・メモリ、D・・・判定
回路、 E・・・制御回路、II・・・第1の情報(
アドレス情報)、12・・・第2の情報(I10情報)
、ADD・・・アドレス情報。
Claims (1)
- 【特許請求の範囲】 複数個のメモリセルブロック(A_1〜A_m)であっ
て、該メモリセルブロックの各個において複数のメモリ
セルからなるコラムがアレイ状に配列されているものと
、 少くとも2個の前記メモリセルブロック(A_1〜A_
m)に対応して設けられた所定の数の冗長用コラム(B
_1〜B_n)であって、該冗長用コラムがそれぞれ複
数のメモリセルからなっているものと、 不良のメモリセルが存在している不良コラムに対応のア
ドレスを表わす第1の情報(I_1)と該不良コラムが
前記メモリセルブロック(A_1〜A_m)のいずれに
含まれているかを表わす第2の情報(I_2)とが予め
記憶されているメモリ(C)と、前記メモリセルブロッ
ク(A_1〜A_m)の各個の対応するコラムを同時に
指定するアドレス情報(ADD)を入力し、該アドレス
情報が前記メモリ内の第1の情報(I_1)と一致して
いるか否かを判定する回路(D)と、 前記アドレス情報(ADD)が第1の情報(I_1)と
一致した時に前記メモリ内の第2の情報(I_2)に基
づいて不良コラムを含むメモリセルブロックを非能動状
態とし、かつ前記冗長用コラム(B_1〜B_n)のい
ずれかを能動状態とする制御回路(E)と、 を備えてなる半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61047343A JPS62217498A (ja) | 1986-03-06 | 1986-03-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61047343A JPS62217498A (ja) | 1986-03-06 | 1986-03-06 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62217498A true JPS62217498A (ja) | 1987-09-24 |
JPH0542079B2 JPH0542079B2 (ja) | 1993-06-25 |
Family
ID=12772520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61047343A Granted JPS62217498A (ja) | 1986-03-06 | 1986-03-06 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62217498A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02177088A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシー回路 |
EP0408002A2 (en) * | 1989-07-11 | 1991-01-16 | Fujitsu Limited | A programmable semiconductor memory apparatus |
JPH0554695A (ja) * | 1991-08-20 | 1993-03-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
US5392247A (en) * | 1991-09-19 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including redundancy circuit |
US5416740A (en) * | 1991-12-12 | 1995-05-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including redundant memory cell array for repairing defect |
US5446692A (en) * | 1992-02-14 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy memory cells shared among memory blocks |
JPH08153399A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体記憶装置 |
JP2006019016A (ja) * | 1995-05-12 | 2006-01-19 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6208569B1 (en) * | 1999-04-06 | 2001-03-27 | Genesis Semiconductor, Inc. | Method of and apparatus for sharing redundancy circuits between memory arrays within a semiconductor memory device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
JPS60130139A (ja) * | 1983-12-16 | 1985-07-11 | Fujitsu Ltd | 半導体記憶装置 |
JPS6150294A (ja) * | 1984-08-18 | 1986-03-12 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
-
1986
- 1986-03-06 JP JP61047343A patent/JPS62217498A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5446692A (en) * | 1992-02-14 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy memory cells shared among memory blocks |
JPH08153399A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体記憶装置 |
JP2006019016A (ja) * | 1995-05-12 | 2006-01-19 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0542079B2 (ja) | 1993-06-25 |
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