JPS62217498A

JPS62217498A - 半導体記憶装置

Info

Publication number: JPS62217498A
Application number: JP61047343A
Authority: JP
Inventors: Shoichiro Kawashima; 将一郎川嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-03-06
Filing date: 1986-03-06
Publication date: 1987-09-24
Also published as: JPH0542079B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕半導体記憶装置であって、複数個のメモリセルブロック
（Ａ　＋〜Ａイ）の少くとも２個が所定の数の冗長用コ
ラムＣＢｔ　〜Ｂｆｉ）を共用するように構成すること
により、冗長用メモリセルの記憶容量を減少させてチッ
プ面積の縮小化および製造コストの低減化を可能とする
。

〔産業上の利用分野〕

本発明は半導体記憶装置に関し、特に、メモリセルブロ
ックと冗長用コラムを有し、該メモリセルブロックに不
良コラムが含まれている場合に、該不良コラムに対応の
アドレス情報が入力された時に該不良コラムに代わって
該冗長用コラムを能動状態とするようにした半導体記憶
装置に関する。

本発明による装置は、例えば高信頼性が要求されるコン
ピュータ等の情報機器の記１ａ部に利用され得る。

〔従来の技術〕

第５図には上述した冗長性を持たせた従来形の半導体記
憶装置におけるメモリセルブロックと冗長用コラムまた
は冗長用メモリセルブロックとの対応関係が示される。

第５図（ａ）は記憶容１２５６にビットの１ビツト構成
品の場合を示し、１チツプが４個のメモリセルブロック
ａ、〜ａ１４からなり、各メモリセルブロックは５１２
ビツト×１２８コラムで構成され、各メモリセルブロッ
クに対応してそｎ、それ冗長用コラムｂＩＩ＋ｂ＋□＋
　ｂ＋３＋　ｂ＋４が一列ず゛つ設けられている。この
場合、冗長分としての記Ｊｌａ容甲は２にビットである
。各メモリセルブロックａｌｌ〜ａ１４に不良コラムが
含まれている場合には、該不良コラムに対応のアドレス
が指定された時に該不良コラムは破線で示されるように
冗長用コラムｂｌｌ〜ｂ１４に切換えられる。

第５図（ｂ）は記憶容量２５６にビットの８ビツト構成
品の場合を示し、ｌチップが４個のメモリセルブロック
ａｌｌ〜ａ２４からなり、さらに各メモリセルブロック
は８個のメモリセルブロックａ２１１〜ａ２，８からな
っており、各メモリセルブロックａ　２１１　”’　ａ
　２１８は５］２ピントＸ１６コラムで構成され、各メ
モリセルブロックに対応してそれぞれ冗長用コラムｂ２
１．ｂＺ□、・・・、ｂ２．が−列ずつ設けられている
。この場合、冗長分としての記憶容量は１６にビットで
ある。各メモリセルブロックａ２１１〜ａ２＋１１に不
良コラムが含まれている場合には、（ａ）の場合と同様
に破線で示されるように冗長用コラ１、ｂｉｔ〜ｂ２８
に切換えられる。

第５図（Ｃ）は記１ａ容量２５６にビットの８ビツト構
成品の場合を示し、ｌチップが４個のメモリセルブロッ
ク２３１〜ａ３４からなり、さらに各メモリセルブロッ
クは８個のＩｌｏに対応する８個のメモリセルブロック
ａ３．１〜８３１８および１個の冗長用メモリセルブロ
ックｂ３１からなっており、各メモリセルブロックは５
１２ビツト×１６コラムで構成されている。この場合、
冗長分としての記憶容量は３２にビットである。各メモ
リセルブロック８３１〜ａ３４に不良コラムを含むメモ
リセルプロ・ツク（ａ３□とする）が含まれている場合
には、太い矢印で示されるように不良のメモリセルブロ
ックａｆｆ１１　は予め冗長用メモリセルブロックｂ３
１に切換えられ、８ビツト構成品として使用される。

〔発明が解決しようとする問題点〕

上述した従来技術においては、本来の記憶容量２５６に
ビットのメモリセルの他に、１ビツトを救済するために
冗長分として（ａ）の場合は２にピッ１分、（ｂ）の場
合は１６にビット分、＜ｃ＞の場合は３２にビット分の
メモリセルを必要とするため、その分だけチップ面積が
増大し、製造コストの上昇をひき起こすという問題があ
る。この問題は、救済されるビット数が増えた場合には
それに応して冗長分のメモリセルの記憶容量も増大する
ため、一層顕著に現われる。

本発明の目的は、上述した従来技術における問題点に鑑
み、冗長用メモリセルの記憶容量を減少させ、チップ面
積の縮小化および製造コストの低減化を図ることができ
る半導体記憶装置を提供することにある。

〔問題点を解決するための手段〕

第１図に本発明による半導体記憶装置の原理ブロック図
が示される。

第１図においてＡ１〜Ａｌ１１は複数個のメモリセルブ
ロックであって、該メモリセルブロックの各個は、複数
のメモリセルからなるコラムがアレイ状に配列されて構
成されている。８１〜Ｂ７は所定の数の冗長用コラムで
あって、該冗長用コラムＢ１〜Ｂ０は少くとも２個のメ
へリセルブロックＡ１−八〇に接続可能な様に設けられ
、各冗長用コラムは複数のメモリセルからなっている。

Ｃはメモリであって該メモリＣには、不良のメモリセル
が存在している不良コラムに対応するアドレスを表わす
第１の情＠ｒｌと、該不良コラムがメモリセルブロック
Ａ１〜ＡＩＩのいずれに含まれているかを表わす第２の
情報ｒ２とが予め記す、αされている。Ｄは判定回路で
あって、上述のメモリセルブロックＡ、〜Ａ１の各個の
対応するコラムを同時に指定するアドレス情報ＡＤＤを
入力し、このアドレス情報がメモリＣ内の第１の悄’４
Ｔ。

と一致しているか否かを判定する機能を有している。Ｅ
は制御回路であって、アドレス情報ＡＤＤが第１の情報
１１　と一致した時にメモリＣ内の第２の情報■２に基
づいて不良コラムを含むメモリセルブロックを検知し、
該メモリセルブロックを非能動状態とし、かつ冗長用コ
ラムＢ、〜Ｂ７のいずれかを能動状態とする機能を有し
ている。

従って、本発明の装置は全体として、複数個のメへリセ
ルブロックＡ１−八〇の少くとも２個が所定の数の冗長
用コラムＢ１〜Ｂ、を共用するように構成されている。

〔作　用〕

本発明による半導体記憶装置においては、入力されたア
ドレス情報ＡＤＤが不良コラムに対応のアドレス情報（
第１の情報ｒ＋）と一致しているか否かの判定が判定回
路りにおいて行われ、これらの情報が一致した時に、制
御回路ＥはメモリＣ内の第２の情報Ｉ２に基づいて不良
コラムを含むメモリセルブロックを非能動状態とし、同
時に該不良コラムの代わりに冗長用コラムＢ１〜Ｂ、ｌ
のいずれかを能動状態とする。

上述した不良コラムから冗長用コラムへの切換は、少く
とも２個のメモリセルブロックと該メモリセルブロック
によって共用される所定の数の冗長用コラムとの間で行
われるようになっている。

これによって本発明の装置は、冗長用メモリセルの記４
ａ容量を減少させてチップ面積の縮小化および製造コス
トの低減化を可能とするものである。

〔実施例〕

第２図に本発明の一実施例としての半導体記１．ａ装置
がブロック的に示され、第３図には第２図の装置におけ
るメモリセルブロックと冗長用コラムとの対応関係が示
される。

第３図に示されるように、本実施例の装置におけるメモ
リ記憶容量は２５６にビットであり、１チツプが４個の
メモリセルブロックＡ１゜、Ａｚ。、Ａ、。。

Ａａｏからなり、さらに各メモリセルブロックは８個の
メモリセルブロックＡ１〜Ａ８からなっておす、各メモ
リセルフロックＡ、−Ａ、は５１２ビツト×１６コラム
で構成されている。さらに、メモリセルブロックＡ、お
よびＡ２に対応して２列の冗長用コラムＢ、およびＢ２
が設けられており、以下同様にして、２個のメモリセル
ブロックに対応してそれぞれ２列の冗長用コラムが設け
られている。この場合、冗長分としての記憶容量は１６
Ｋビット（５１２ビツトＸ８Ｘ４）である。

説明を簡準にするために、第２１賃１には２個のメモリ
セルブロックＡ１およびＡ２と、これに幻Ｌｉｄ；する
２列の冗長用コラムＢ、およびＢ２のみが示される。第
２図においてＣはアドレス用ＦＲＯＭ　（プログラミン
グ可能な読出し専用メモ１月０１　と■１０（入出力）
用ＰＲＯＭＣｚからなるメモリである。アドレス用ＰＲ
ＯＭＣ＋においては、各メモリセルブロックＡ、、Ａ２
の１６コラムの内いずれのコラムに不良のメモリセルが
存在しているかを表わすアドレス情報■１が予め記憶さ
れている。従ってこの場合、アドレス情報１．はＯ〜１
５番地のうちの１つを表わす４ビツト情報を単位とし、
２コラム番地分の８ビツト情報として送出される。

またＴ１０用ＰＲＯＭ　Ｃ２においては、不良のメモリ
セルが存在している不良コラムがいずれのメモリセルブ
ロックＡｔ、Ａｚに含まれているかを表わす情報、言い
換えるといずれの１１０チヤネルに対応しているかを表
わすＩ１０情報■２が予め記憶されている。

メモリＣには判定回路りと制御回路Ｅが接続されている
。判定回路りにはメモリセルブロックＡ１．Ａ２の各個
の対応するコラムを同時に指定するアドレス情報ＡＤＤ
が入力されており、該判定回路りば、このアドレス情報
ＡＤＤがメモリＣからの７ドレス情報１．と一致してい
るか否かのＩＩ＋定を行う。一方、ｆｌｉＩＩ御回路Ｅ
は、判定Ｉｉ′ｉ′ｌ路りによる判定結果に基づきアド
レス情報ＡＤＤがアドレス情報■１と一致した時に、不
良アドレス一致信号Ｂ１３又はＢ２Ｓのいずれかを受け
て、その不良アドレス・ブロックを示すメモリＣからの
Ｔ１０情報１２に基づいて、適宜ハイレベルの制御信号
Ｅ１〜　Ｂ４を出力する。これによって、不良コラムを
含むメモリセルブロックＡ１またはＡ２が非能動状態と
なり、同時に、冗長用コラムＢ、またはＢ２が能動状態
となる。

４ビツトのアドレス情報ＡＤＤは、各メモリセルブロッ
クＡＩ、Ａ２に対応したコラムデコーダＣＤＩ、ＣＤ、
にも入力されている。コラムデコーダＣｒ）、、ＣＤ２
はそれぞれ、１６個の電界効果型トランジスタＴ。−Ｔ
Ｉ５のそれぞれのケート端子に接続され、該トランジス
タのソース端子はメモリセルブロックＡ１．Ａ２に、ト
レイン端ｆ“は１１０バツフアＩ　ＯＢ＋　、Ｉ　ＯＢ
２に接続されている。すなわち、コラムデコーダＣＤ、
、ＣＤ２においてアドレス悄ＮＡＤＤが解読されると、
その解読されたアドレスに対応するトランジスタがオン
し、該トランジスタに接続されるコラムのメモリセルが
Ｉ１０ハソファＩＯＢ、、ＩＯＢ、に接続されるように
なっている。

コラムデコーダＣＤＩ、ＣＤ、はそれぞれノアケ−ｌ−
Ｎ０ＲＩ　　、Ｎ０Ｒｚの出力端子に接続されている。

ノアゲートＮ　ＯＲ＋　の一方の入力端子には制御器Ｉ
ＳＥからの制御信号Ｅ、が入力され、他方の入力端子に
は制御信号Ｅ３が入力されており、ノアケートＮ０Ｒ２
の一方の入力端子には制御信号Ｅ２か入力され、他方の
入力端子には制御信号Ｅ４が入力されている。ノアゲー
）ＮＯＲ，、Ｎ。

Ｒ２の少くとも一方の入力端子にハイレベルの信号が人
力されると、ノアケートの出力はローレヘルとなり、こ
れによってコラムデコーダＣＤ、。

ＣＤ２は機能を停止し、メモリセルブロックＡＨ。

Ａ２は非能動状態となる。

制御回路Ｅからの制御信号Ｅ　＋、　Ｅ　Ｚ、　Ｅ　３
．　Ｅ　４はそれぞれ、電界効果型トランジスタｔ１〜
ｔ４のそれぞれのゲート端子に入力されるようになって
いる。トランジスタｔ１　、ｔ２のソース端子は冗長用
コラムＢ１に、トランジスタ”３＋”４のソース端子は
冗長用コラムＢ２に接続されており、トランジスタｔＩ
＋ｔ３のドレイン端子はＴ１０バ・ンファＩ　ＯＢ　＋
　に、トランジスタ”Ｚｒ”４のドレイン端子はＩ１０
バッファＩＯＢ、に接続されている。従って、例えば制
御信号Ｅ、が出力されると、トランジスタｔ、がオンし
、冗長用コラムＢ、とＩ１０バッファＩＯＢ＋が接続さ
れることになる。この時、ノアゲー）ＮＯＲＩの出力は
ローレベルムこあるので、メモリセルブロックＡ１は非
能動状態となる。

第４図には第２図に示される装置を用いて最大２コラム
までを救済する場合の冗長用コラムへの切換を説明する
模式図が示される。

（１）第４図（ａ）の場合この場合には、不良のメモリセルはメモリセルブロック
ＡＩの３コラム目と１０コラム目Ｇこ存在している。従
って判定回路りは、アドレス情報ＡＤＤに３番地または
１０番地を表わす情報が含まれている時のみ、アドレス
情報ＡＤＤがアドレス情報■１と一致しているとの判定
を行い、それぞれの場合に、冗長用コラムＢ　＋　、　
Ｂ　２で置換すべきことを指示する一致信号Ｂ１３．８
２Ｓを送出する。

この判定を受けて、制御回路ＥはＩ１０情＠　Ｉｇに基
づいて不良コラムを含むメモリセルブロックＡ１を決定
し、冗長用コラムに置換するための制御信号Ｅ、、Ｅ、
を出力する。これによって、ノアゲートＮ　ＯＲＩの出
力はローレベルとなり、メモリセルブロックＡ、が非能
動状態となり、同時にトランジスタ゛ｔＩ＋ｔ３がオン
するので、コラムＢ、およびＢ２がＩ１０バッファＩＯ
Ｂ＋に接続されて能動状態となる。

（２）第４図（ｂ）の場合この場合には、不良のメモリセルはメモリセルフ′ロッ
クＡ、、Ａ２のそれぞれの８コラム目に存在している。

従って判定回路りは、アドレス情報ＡＤｒ）に８番地を
表わす情報が含まれている時のみ、アドレス情ＩＩＡＤ
Ｄがアドレス情報１１　と一致しているとの判定を行い
、一致信号Ｂ１５゜Ｂ２ｓを同時に送出する。制御回路
Ｅは、この判定とＩ１０用ＰＲＯＭ　Ｃ２からのＴ１０
情報■２とに基づいて不良コラムを含むメモリセルブロ
ックをＡ、およびＡ２と決定し、冗長用コラムで置換す
るための制御信号Ｅｌ、Ｅ４　　（またはＥ２．Ｅ３）
を出力する。これによってノアゲー）ＮＯＲ＋。

Ｎ０Ｒ２の出力は共にローレベルとなり、メモリセルブ
ロックＡ＋、Ａｚは共に非能動状態となり、同時にトラ
ンジスタｔＩ＋ｔ４（またはｔＺ＋ｔ３）がオンするの
で、冗長用コラムＢ＋、Ｂｔばそれぞれｒ１０バッファ
ＩＯＢ＋、ｌ０Ｂｚに接続されて能動状態となる。

なお、メモリセルブロックＡ、、Ａ２でそれぞれ異なる
アドレスのコラムに不良が存在する場合については、一
致信号Ｂ　Ｉ　Ｓ　＋　Ｂ　２３の送出は（１）の場合
と同様で且つトランジスタｔ１〜」１の駆動による冗長
用コラムＢ、、Ｂｆｆｉの選択（能動状態化）は（２）
の場合に準するので、詳細説明は省略する。

以上説明したように第２図に示される装置によれば、２
個のメモリセルブロックに２列の冗長用コラム（記憶容
量１６にビット）を対応させ、最大２コラムまでを救済
可能にしているため、同じ２コラムを救済するものとし
て従来形（第５図（ｂ）の場合、冗長分としての÷記憶
容量は３２にビットとなる）と比べた場合、冗長用メモ
リセルの記憶容量を減少させることができる。これによ
って、チップ面積の縮小化および製造コストの低減化が
可能となり、また、製造されるチップの面積を一定とし
た場合には、スペースに余裕が生じるので製造を容易に
することができる。

〔発明の効果〕

以上説明したように本発明によれば、冗長用メモリセル
の記１．ａ容量を減少させてチップ面積の縮小化および
製造コストの低減化を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体記憶装置の原理ブロック図
、第２図は本発明の一実施例を示すブロック図、第３図は
第２図に示される装置におけるメモリセルブロックと冗
長用コラムとの対応関係を示す図、第４図は第２図に示される装置を用いて最大２ビツトま
でを救済する場合の冗長用コラムへの切換を説明する模
式図、第５図は従来形におけるメモリセルブロックと冗長用メ
モリセルとの対応関係を示す図、である。Ａ１〜ＡＩＩ・・・メモリセルブロック、Ｂ、−Ｂ、ｌ
・・・冗長用コラム、　Ｃ・・・メモリ、Ｄ・・・判定
回路、　　Ｅ・・・制御回路、ＩＩ・・・第１の情報（
アドレス情報）、１２・・・第２の情報（Ｉ１０情報）
、ＡＤＤ・・・アドレス情報。

Claims

【特許請求の範囲】複数個のメモリセルブロック（Ａ＿１〜Ａ＿ｍ）であっ
て、該メモリセルブロックの各個において複数のメモリ
セルからなるコラムがアレイ状に配列されているものと
、少くとも２個の前記メモリセルブロック（Ａ＿１〜Ａ＿
ｍ）に対応して設けられた所定の数の冗長用コラム（Ｂ
＿１〜Ｂ＿ｎ）であって、該冗長用コラムがそれぞれ複
数のメモリセルからなっているものと、不良のメモリセルが存在している不良コラムに対応のア
ドレスを表わす第１の情報（Ｉ＿１）と該不良コラムが
前記メモリセルブロック（Ａ＿１〜Ａ＿ｍ）のいずれに
含まれているかを表わす第２の情報（Ｉ＿２）とが予め
記憶されているメモリ（Ｃ）と、前記メモリセルブロッ
ク（Ａ＿１〜Ａ＿ｍ）の各個の対応するコラムを同時に
指定するアドレス情報（ＡＤＤ）を入力し、該アドレス
情報が前記メモリ内の第１の情報（Ｉ＿１）と一致して
いるか否かを判定する回路（Ｄ）と、前記アドレス情報（ＡＤＤ）が第１の情報（Ｉ＿１）と
一致した時に前記メモリ内の第２の情報（Ｉ＿２）に基
づいて不良コラムを含むメモリセルブロックを非能動状
態とし、かつ前記冗長用コラム（Ｂ＿１〜Ｂ＿ｎ）のい
ずれかを能動状態とする制御回路（Ｅ）と、を備えてなる半導体記憶装置。