JP3128362B2 - 半導体装置 - Google Patents

半導体装置

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JP3128362B2
JP3128362B2 JP32557892A JP32557892A JP3128362B2 JP 3128362 B2 JP3128362 B2 JP 3128362B2 JP 32557892 A JP32557892 A JP 32557892A JP 32557892 A JP32557892 A JP 32557892A JP 3128362 B2 JP3128362 B2 JP 3128362B2
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、各デバイスに特有のデバイス情報を読み出すことの
できる半導体装置に関する。例えば、不揮発性半導体記
憶装置（具体例として、フローティングゲートおよびコ
ントロールゲートを有するＥＥＰＲＯＭ、および、一括
消去型ＲＯＭ等）には、ライターにおける条件の自動設
定を行うために、メーカーコードおよびデバイスコード
等を含むデバイス情報（デバイス認識コード：シグネチ
ャー）が格納されている。ここで、上記のデバイス情報
は、例えば、ＪＥＤＥＣ(Joint Electron Device Engin
eering Council) により決められたシグネチャーであ
る。ところで、近年、半導体装置は、ＯＥＭ供給、或い
は、共同開発等により、同一のチップを異なるメーカー
の捺印で販売されることがある。そのような場合、所定
の半導体装置（不揮発性半導体記憶装置）に対する捺印
名とデバイス情報の内容（例えば、メーカー名）とが異
なることになって、市場或いはユーザに混乱を招く恐れ
がある。そこで、半導体装置の捺印と、当該半導体装置
から読み出されるデバイス情報の内容とを整合させるこ
とが要望されている。
【０００２】
【従来の技術】従来、或るメーカーで設計、製造したチ
ップをＯＥＭ販売や製造契約等により、同一チップのデ
バイスに対して複数のデバイスメーカーが独自に自社の
捺印をして販売することが行われている。そのため、販
売される製品において、各メーカーが行う捺印とデバイ
ス内部に格納されるメーカーコードおよびデバイスコー
ド等のデバイス情報とが整合しない場合が生じる恐れが
あった。
【０００３】図７は従来の半導体装置の一例としての不
揮発性半導体記憶装置の構成例を示す図である。同図に
おいて、参照符号１はデータＩ／Ｏバッファ, ２は書き
込み回路, ３はセンスアンプ, ４はブロックアドレスバ
ッファ, ５はブロックデコーダ, ６は高電圧検出回路,
７はロウ／コラムアドレバッファ, ８はロウ／コラムデ
コーダ,91,92はセルアレイブロック,11,12はＲＯＭセ
ル, そして,13,14はゲートトランジスタを示している。
ここで、参照符号Ｗは、書き込み時に高レベル“Ｈ”と
なる書き込み制御信号を示している。
【０００４】図７に示す従来の不揮発性半導体記憶装置
（半導体装置）において、メモリセルアレイは、第１の
セルアレイブロック91と第２のセルアレイブロック92に
分割され、ブロックデコーダ５からの信号により制御さ
れるゲートトランジスタ13,14 により、いずれか一方の
セルアレイブロックが選択されるようになっている。ゲ
ートトランジスタ13,14 と第１および第２のセルアレイ
ブロック91,92 とを接続するバスラインには、それぞれ
メーカーコードおよびデバイスコード等を示すシグネチ
ャー用のＲＯＭセル11,12 が接続されている。ここで、
ＲＯＭセル11,12 には、チップを製造する過程におい
て、所定のシグネチャー用データが書き込まれるように
なっている。具体的に、例えば、ＲＯＭセルの製造工程
において、ＲＯＭセル11はドレインがバスラインに接続
されてデータ“１”が書き込まれ、また、ＲＯＭセル12
はドレインがバスラインから切断（オープン）されてデ
ータ“０”が書き込まれ、これによりメーカーコードお
よびデバイスコード等のデバイス情報（シグネチャー）
が格納される。尚、このシグネチャーは、実際のデバイ
スでは２バイト程度の容量とされている。
【０００５】図７の不揮発性半導体記憶装置において、
通常動作では、ロウ／コラムデコーダ８からのセル選択
信号Ｓ２により第１および第２のセルアレイブロック9
1,92中の１つのセルを同時に選択し、ブロックデコーダ
５によりそのいずれかを選択してセンスアンプ３に接続
する。これにより、メモリセルアレイにおける所定のセ
ルのデータを読み出すことができる。
【０００６】一方、シグネチャー用のＲＯＭセル11,12
を読み出すには、高電圧検出回路６により外部から入力
された高電圧信号を検出し、高電圧検出信号Ｓ１を高レ
ベル“Ｈ”とし、シグネチャー用のＲＯＭセル11,12 の
ゲートに入力すると共に、ロウ／コラムアドレバッファ
７に入力してロウ／コラムデコーダ（ロウまたはコラム
デコーダ）８を非選択とすることで、通常読み出しと同
様に、シグネチャー用のＲＯＭセル11,12 のデータを読
み出すようになっている。尚、通常、シグネチャーは、
メーカーコード（メーカー情報）およびデバイスコード
（品種情報）の２ワードで構成されている。
【０００７】そして、上述したような不揮発性半導体記
憶装置（チップ）は、例えば、ＯＥＭ販売や製造契約等
により、メーカー毎に異なる捺印がされて市場に投入さ
れ、ユーザに供給されることになる。
【０００８】
【発明が解決しようとする課題】前述したように、図７
に示す従来の半導体装置（不揮発性半導体記憶装置）に
おいては、メーカーコードおよびデバイスコード等のシ
グネチャーは、該半導体装置の製造過程において格納さ
れるようになっているため、例えば、ＯＥＭ販売や製造
契約等により、半導体装置を製造するメーカーと当該半
導体装置に捺印を行うメーカーが異なる場合等において
は、半導体装置に対する捺印名とデバイス情報（シグネ
チャー）の内容とが異なり市場或いはユーザに混乱を招
く恐れがあった。
【０００９】本発明は、上述した従来の半導体装置が有
する課題に鑑み、１つの半導体装置を異なる捺印名で販
売する場合でも、該半導体装置の捺印と当該半導体装置
から読み出されるデバイス情報の内容とを整合させるこ
とのできる半導体装置の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、デバイ
スに特有なデバイス情報を必要に応じて読み出す機能を
有する半導体装置であって、複数のデバイス情報を格納
する情報格納手段111,121;112,122 と、前記デバイス情
報を読み出す情報読出モードが設定されたとき、前記情
報格納手段111,121;112,122 から所定のデバイス情報を
選択する格納情報選択手段10とを具備し、前記半導体装
置の捺印と、当該半導体装置から読み出されるデバイス
情報とを整合させるようにしたことを特徴とする半導体
装置が提供される。
【００１１】
【作用】本発明の半導体装置によれば、情報格納手段11
1,121;112,122 には複数のデバイス情報が格納され、情
報読出モードが設定されたとき、格納情報選択手段10に
より情報格納手段111,121;112,122 から所定のデバイス
情報が選択されて出力される。これにより、半導体装置
の捺印と、当該半導体装置から読み出されるデバイス情
報とを整合させることができる。
【００１２】すなわち、本発明の半導体装置は、ＯＥＭ
販売等が予想される複数の販売メーカーのデバイス情報
（メーカーコードおよびデバイスコード等）を予め情報
格納手段111,121;112,122 に格納しておき、実際に販売
するメーカーに応じて対応するデバイス情報を選択する
ようになっている。これにより、単一のチップを複数の
メーカーで独自捺印を行い販売する場合でも捺印名とデ
バイス情報を一致させることができ、市場或いはユーザ
の混乱を避けることができる。
【００１３】
【実施例】以下、図面を参照して本発明に係る半導体装
置の実施例を説明する。図１は本発明に係る半導体装置
の一実施例としての不揮発性半導体記憶装置の構成例を
示す図である。本実施例の不揮発性半導体記憶装置（半
導体装置）には、図７に示す従来の不揮発性半導体記憶
装置におけるＲＯＭセル11,12 として、複数組（本実施
例では、２組）のＲＯＭセル111,121; 112,122が設けら
れると共に、これら２組のＲＯＭセル111,121; 112,122
の一方を選択するためのシグネチャーデコーダ10がさら
に設けられている。ここで、シグネチャーデコーダ10
は、後述するように、高電圧検出回路６で入力高電圧を
検出したときに、２組のＲＯＭセル111,121; 112,122の
いずれか一方の組のゲートを選択するためのものであ
る。尚、ＲＯＭセル111,121; 112,122は、例えば、デバ
イス情報を格納する半導体装置が不揮発性半導体記憶装
置の場合に、該不揮発性半導体記憶装置のメモリセルア
レイの一部として構成することができる。また、上記の
デバイス情報は、例えば、ＪＥＤＥＣ(Joint Electron
Device Engineering Council) により決められたシグネ
チャーである。
【００１４】図１において、参照符号１はデータＩ／Ｏ
バッファ, ２は書き込み回路, ３はセンスアンプ, ４は
ブロックアドレスバッファ, ５はブロックデコーダ, ６
は高電圧検出回路, ７はロウ／コラムアドレバッファ,
８はロウ／コラムデコーダ,91,92はセルアレイブロッ
ク, 10はシグネチャーデコーダ,111,112,121,122はＲＯ
Ｍセル, そして,13,14はゲートトランジスタを示してい
る。ここで、参照符号Ｗは、書き込み時に高レベル
“Ｈ”となる書き込み制御信号を示している。
【００１５】本実施例の不揮発性半導体記憶装置におい
て、メモリセルアレイは、第１のセルアレイブロック91
と第２のセルアレイブロック92に分割され、ブロックデ
コーダ５からの信号により制御されるゲートトランジス
タ13,14 により、いずれか一方のセルアレイブロックが
選択されるようになっている。ゲートトランジスタ13,1
4 と第１および第２のセルアレイブロック91,92 とを接
続するバスラインには、それぞれ異なるメーカーコード
およびデバイスコード等を示すシグネチャー用の２組の
ＲＯＭセル111,121 および112,122 が接続されている。
【００１６】ここで、各組のＲＯＭセル111,121; 112,1
22には、チップを製造する過程において、例えば、ＯＥ
Ｍ販売等が予想される複数（本実施例では、２組）の所
定のシグネチャー用データが書き込まれるようになって
いる。具体的に、例えば、ＲＯＭセルの製造工程におい
て、ＲＯＭセル111,122 のドレインをバスラインに接続
してデータ“１”を書き込み、また、ＲＯＭセル121, 1
12のドレインをバスラインから切り離し（オープン）し
てデータ“０”を書き込む。そして、２組のＲＯＭセル
111,121 および112,122 に対して異なるメーカーコード
およびデバイスコード等のデバイス情報（シグネチャ
ー）を格納することができるようになっている。尚、こ
のシグネチャーは、実際のデバイスでは２バイト程度の
容量とされている。
【００１７】本実施例の不揮発性半導体記憶装置におい
て、通常動作では、図７に示す従来の不揮発性半導体記
憶装置と同様に、ロウ／コラムデコーダ８からのセル選
択信号Ｓ２により第１および第２のセルアレイブロック
91,92 中の１つのセルを同時に選択し、ブロックデコー
ダ５によりそのいずれかを選択してセンスアンプ３に接
続する。これにより、メモリセルアレイにおける所定の
セルのデータを読み出すことができる。
【００１８】一方、シグネチャー用のＲＯＭセル111,12
1 または112,122 を読み出すには、高電圧検出回路６に
より外部から入力された高電圧信号を検出し、高電圧検
出信号Ｓ１を高レベル“Ｈ”としてシグネチャーデコー
ダ10に供給すると共に、ロウ／コラムアドレバッファ７
に入力してロウ／コラムデコーダ（ロウまたはコラムデ
コーダ）８を非選択とする。そして、シグネチャーデコ
ーダ10は、高電圧検出回路６で入力高電圧を検出したと
き、デバイス情報選択信号ＲＷ1,ＲＷ2 の一方を高レベ
ル“Ｈ”にすることによって、捺印名に対応したシグネ
チャー（デバイス情報）を格納しているＲＯＭセルの組
(111,121または112,122)を選択するようになっている。
ここで、デバイス情報選択信号ＲＷ1,ＲＷ2 の一方を高
レベル“Ｈ”にするための処理は、共通のマスクやレチ
クル等を使用して行うチップの製造工程の終了後に行う
ことになる。
【００１９】このように、本実施例の不揮発性半導体記
憶装置（半導体装置）によれば、例えば、ＯＥＭ販売や
製造契約等により、メーカー毎に異なる捺印がされた場
合でも、予めＲＯＭセルに格納しておいた該捺印名に対
応した複数のシグネチャーから当該捺印に対応するもの
を選択することができ、単一のチップを複数のメーカー
で独自捺印を行い販売する場合でも捺印名とデバイス情
報を一致させることができ、ユーザの混乱等を避けるこ
とができる。
【００２０】図２は図１の不揮発性半導体記憶装置にお
ける高電圧検出回路の一例を示す回路図である。図２に
示されるように、高電圧検出回路６は、例えば、所定の
アドレスピン（外部ピン)60 に印加された高電圧を検出
して、デバイス情報を読み出す情報読出モードを設定す
るものであり、Ｐチャネル型ＭＯＳトランジスタＴ2,Ｔ
3,Ｔ5,Ｔ 7 およびＮチャネル型ＭＯＳトランジスタＴ1,
Ｔ4,Ｔ6 を備えている。ここで、トランジスタＴ4,Ｔ5
およびＴ6,Ｔ7 はそれぞれインバータを構成し、トラン
ジスタＴ6,Ｔ7 によるインバータの出力が高電圧検出信
号Ｓ１となっている。
【００２１】高電圧検出回路６は、外部ピン60に入力す
る電圧がＶcc以下（通常の使用状態）のとき、検出信号
Ｓ１が低レベル“Ｌ”となっているが、外部ピン60に入
力する電圧がＶcc＋Ｖth（Ｔ2)＋Ｖth（Ｔ3)よりも高く
なると、すなわち、入力電圧が電源電圧Ｖccに対してト
ランジスタＴ2 およびＴ3 の閾値電圧の和を加えた値よ
りも高くなると、検出信号Ｓ１が高レベル“Ｈ”とな
る。
【００２２】図３は図１の不揮発性半導体記憶装置にお
けるシグネチャーデコーダの一例を示す回路図である。
同図に示されるように、シグネチャーデコーダ10は、イ
ンバータＩＮ1,ＩＮ2,ナンドゲートＮＡ1,ＮＡ2,およ
び，選択信号発生回路15を具備し、選択信号発生回路15
の出力レベルに応じて、デバイス情報選択信号ＲＷ1,Ｒ
Ｗ2 の一方を高レベル“Ｈ”とし、捺印名に対応したデ
バイス情報を格納しているＲＯＭセルの組(111,121また
は112,122)を選択するようになっている。
【００２３】具体的に、選択信号発生回路15の出力が高
レベル“Ｈ”のとき、第１のデバイス情報選択信号ＲＷ
1 だけが高レベル“Ｈ”となって第１のＲＯＭセル(11
1,121) が選択され、逆に、選択信号発生回路15の出力
が低レベル“Ｌ”のとき、第２のデバイス情報選択信号
ＲＷ2 だけが高レベル“Ｈ”となって第２のＲＯＭセル
(112,122) が選択されるようになっている。
【００２４】図４は図３のシグネチャーデコーダにおけ
る選択信号発生回路の各例を示す回路図である。前述し
たように、本実施例では、選択信号発生回路15の出力レ
ベルによって、捺印名に対応したデバイス情報を格納し
ているＲＯＭセルの組(111,121または112,122)を選択す
るようになっており、この選択信号発生回路15の出力レ
ベルの決定は、前述したように、共通のマスクやレチク
ル等を使用して行うチップの製造工程の終了後に行うよ
うになっている。
【００２５】すなわち、選択信号発生回路15は、図４
(a) に示されるように、半導体装置（不揮発性半導体記
憶装置）の組み立て時のボンディングワイヤーオプショ
ンにより、インバータＩＮの出力レベルを規定するよう
にして構成されている。また、選択信号発生回路15は、
図４(b) に示されるように、チップの配線層によるマス
タースライスにより、インバータＩＮの出力レベルを規
定するようにして構成されている。具体的に、インバー
タＩＮの入力が低電源電圧Ｖssに接続されると、第１の
デバイス情報選択信号ＲＷ1 だけが高レベル“Ｈ”とな
って第１のＲＯＭセル(111,121) が選択され、逆に、イ
ンバータＩＮの入力が高電源電圧Ｖccに接続されると、
第２のデバイス情報選択信号ＲＷ2 だけが高レベル
“Ｈ”となって第２のＲＯＭセル(112,122) が選択され
る。
【００２６】さらに、選択信号発生回路15は、図４(c)
に示されるように、ヒューズをレーザ切断するかどうか
により、インバータＩＮの出力レベルを規定するように
して構成されている。具体的に、ヒューズが切断されず
にそのままだと第１のＲＯＭセル(111,121) が選択さ
れ、逆に、ヒューズが切断されると第２のＲＯＭセル(1
12,122) が選択される。ここで、レーザ切断ヒューズの
代わりに電気ヒューズまたは不揮発性メモリセルを使用
することもできる。
【００２７】図５は本発明の半導体装置の他の実施例と
しての不揮発性半導体記憶装置を示す図であり、同図
(a) は構成例を示し、同図(b) はＰＲＯＭセル102 の変
形例を示している。ここで、図５に示す不揮発性半導体
記憶装置（半導体装置）は、前述した図１の不揮発性半
導体記憶装置におけるシグネチャーデコーダ10およびＲ
ＯＭセル111,121; 112,122の代わりにブースター100 お
よびＰＲＯＭセル101,102 を設けるようにしたものであ
り、他の構成は図１で説明したのと同様である。
【００２８】図５(a) に示されるように、本実施例で
は、ブースター100 は、高電圧検出回路６からの高電圧
検出信号Ｓ１および書き込み制御信号Ｗを受け取って、
ＰＲＯＭセル101,102 に対して、捺印名に対応したデバ
イス情報を書き込むようになっている。ここで、本実施
例の不揮発性半導体記憶装置において、ＰＲＯＭセル10
1,102 に対するデバイス情報の書き込み処理は、例え
ば、所定の捺印処理の後に行うことにより、同一のチッ
プを使用して異なる捺印に対応したデバイス情報を出力
させるようになっている。尚、ＰＲＯＭセル101,102
は、例えば、不揮発性半導体記憶装置のメモリセルアレ
イの一部として構成することができる。
【００２９】図５(b) に示されるように、ＰＲＯＭセル
102(情報プログラム格納手段）としては、ヒューズ102a
およびセルトランジスタ102bで構成することもできる。
この場合には、ヒューズ102aを切断するかどうかにより
データが規定されるのはいうまでもない。図６は図５の
不揮発性半導体記憶装置におけるブースター回路の一例
を示す回路図である。同図に示されるように、ブースタ
ー回路100 は、ＰＲＯＭセル101,102 に対するデバイス
情報の書き込みおよび該デバイス情報の読み出しを制御
するものであり、例えば、Ｐチャネル型ＭＯＳトランジ
スタＴ12, Ｔ14、Ｎチャネル型ＭＯＳトランジスタＴ8,
Ｔ9,Ｔ10, Ｔ11, Ｔ13, Ｔ15、および、インバータＩＮ
3,ＩＮ4 を備えている。
【００３０】図６に示すブースター回路100 は、高電圧
検出回路６からの高電圧検出信号Ｓ１が高レベル“Ｈ”
で、且つ、書き込み制御信号Ｗが高レベル“Ｈ”のとき
に、制御信号ＲＷを書き込みレベル（電源電圧Ｖccより
も高い高電圧Ｖpp）としてＰＲＯＭセル101,102 に対し
て捺印に対応した所定のデバイス情報を書き込むことが
できるようになっている。さらに、図６に示すブースタ
ー回路100 は、高電圧検出信号Ｓ１が高レベル“Ｈ”
で、且つ、書き込み制御信号Ｗが低レベル“Ｌ”のとき
に、制御信号ＲＷを読み出しレベル（電源電圧Ｖcc）と
してＰＲＯＭセル101,102 に格納されたデバイス情報を
出力させるようになっている。
【００３１】上述した実施例は、不揮発性半導体記憶装
置を例として説明したが、本発明はデバイス情報を格納
し、それを読み出す機能を有する半導体装置全般に対し
て適用することができる。
【００３２】
【発明の効果】以上、詳述したように、本発明の半導体
装置によれば、例えば、単一チップを複数メーカーで販
売する場合に捺印名とデバイス情報とを一致させること
が可能となり、市場或いはユーザの混乱を避けることが
できる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施例としての不
揮発性半導体記憶装置の構成例を示す図である。
【図２】図１の不揮発性半導体記憶装置における高電圧
検出回路の一例を示す回路図である。
【図３】図１の不揮発性半導体記憶装置におけるシグネ
チャーデコーダの一例を示す回路図である。
【図４】図３のシグネチャーデコーダにおける選択信号
発生回路の各例を示す回路図である。
【図５】本発明の半導体装置の他の実施例としての不揮
発性半導体記憶装置の構成例を示す図である。
【図６】図５の不揮発性半導体記憶装置におけるブース
ター回路の一例を示す回路図である。
【図７】従来の半導体装置の一例としての不揮発性半導
体記憶装置の構成例を示す図である。
【符号の説明】
１…データＩ／Ｏバッファ ２…書き込み回路 ３…センスアンプ ４…ブロックアドレスバッファ ５…ブロックデコーダ ６…高電圧検出回路 ７…ロウ／コラムアドレバッファ ８…ロウ／コラムデコーダ 91…第１のセルアレイ 92…第２のセルアレイ 10…シグネチャーデコーダ 100 …ブースター 111,112,121,122 … ROMセル 101,102 …PROMセル 13,14 …ゲートトランジスタ Ｓ１…高電圧検出信号 Ｓ２…セル選択信号 Ｗ…書き込み制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−330699（ＪＰ，Ａ) 特開 昭63−55799（ＪＰ，Ａ) 特開 昭59−144098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/00 G11C 11/34 H01L 27/04

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 デバイスに特有なデバイス情報を必要に
    応じて読み出す機能を有する半導体装置であって、 複数のデバイス情報を格納する情報格納手段(111,121;1
    12,122) と、 前記デバイス情報を読み出す情報読出モードが設定され
    たとき、前記情報格納手段(111,121;112,122) から所定
    のデバイス情報を選択する格納情報選択手段（10）とを
    具備し、前記半導体装置の捺印と当該半導体装置から読
    み出されるデバイス情報とを整合させるようにしたこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記格納情報選択手段は、組立て時のボ
    ンディングワイヤーオプションにより、所定のデバイス
    情報を選択するようになっている請求項１の半導体装
    置。
  3. 【請求項３】 前記格納情報選択手段は、ヒューズもし
    くは不揮発性メモリセルにより、所定のデバイス情報を
    選択するようになっている請求項１の半導体装置。
  4. 【請求項４】 前記格納情報選択手段は、チップの配線
    層によるマスタースライスにより、所定のデバイス情報
    を選択するようになっている請求項１の半導体装置。
  5. 【請求項５】 前記半導体装置は不揮発性半導体記憶装
    置であり、前記情報格納手段は該不揮発性半導体記憶装
    置のメモリセルアレイの一部として構成されている請求
    項１の半導体装置。
  6. 【請求項６】 前記不揮発性半導体記憶装置は、第１の
    メモリセルアレイ(91,92) を、該第１のメモリセルアレ
    イに接続されるビット線, ワード線を選択する第１のデ
    コーダ(8) と、前記デバイス情報を格納する第２のメモ
    リセルアレイ(111,121;112,122) から成る情報格納手段
    と、該第２のメモリセルアレイのワード線に接続され、
    該デバイス情報を読み出す情報読み出しモードが設定さ
    れたときにワード線を選択する第２のデコーダ(10)とを
    具備することを特徴とする請求項５の半導体装置。
  7. 【請求項７】 前記デバイス情報は、各メーカ毎のメー
    カーコードおよびデバイスコードを含むことを特徴とす
    る請求項１の半導体装置。
  8. 【請求項８】 前記情報読出モード設定手段は、高電圧
    検出回路を具備し、外部から通常の電源電圧（Ｖcc）よ
    りも高い高電圧（Ｖpp）が印加されたときにだけ、前記
    情報読出モードを設定するようになっていることを特徴
    とする請求項１の半導体装置。
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