JP3128362B2 - 半導体装置 - Google Patents
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
に、各デバイスに特有のデバイス情報を読み出すことの
できる半導体装置に関する。例えば、不揮発性半導体記
憶装置(具体例として、フローティングゲートおよびコ
ントロールゲートを有するEEPROM、および、一括
消去型ROM等)には、ライターにおける条件の自動設
定を行うために、メーカーコードおよびデバイスコード
等を含むデバイス情報(デバイス認識コード:シグネチ
ャー)が格納されている。ここで、上記のデバイス情報
は、例えば、JEDEC(Joint Electron Device Engin
eering Council) により決められたシグネチャーであ
る。ところで、近年、半導体装置は、OEM供給、或い
は、共同開発等により、同一のチップを異なるメーカー
の捺印で販売されることがある。そのような場合、所定
の半導体装置(不揮発性半導体記憶装置)に対する捺印
名とデバイス情報の内容(例えば、メーカー名)とが異
なることになって、市場或いはユーザに混乱を招く恐れ
がある。そこで、半導体装置の捺印と、当該半導体装置
から読み出されるデバイス情報の内容とを整合させるこ
とが要望されている。
ップをOEM販売や製造契約等により、同一チップのデ
バイスに対して複数のデバイスメーカーが独自に自社の
捺印をして販売することが行われている。そのため、販
売される製品において、各メーカーが行う捺印とデバイ
ス内部に格納されるメーカーコードおよびデバイスコー
ド等のデバイス情報とが整合しない場合が生じる恐れが
あった。
揮発性半導体記憶装置の構成例を示す図である。同図に
おいて、参照符号1はデータI/Oバッファ, 2は書き
込み回路, 3はセンスアンプ, 4はブロックアドレスバ
ッファ, 5はブロックデコーダ, 6は高電圧検出回路,
7はロウ/コラムアドレバッファ, 8はロウ/コラムデ
コーダ,91,92はセルアレイブロック,11,12はROMセ
ル, そして,13,14はゲートトランジスタを示している。
ここで、参照符号Wは、書き込み時に高レベル“H”と
なる書き込み制御信号を示している。
(半導体装置)において、メモリセルアレイは、第1の
セルアレイブロック91と第2のセルアレイブロック92に
分割され、ブロックデコーダ5からの信号により制御さ
れるゲートトランジスタ13,14 により、いずれか一方の
セルアレイブロックが選択されるようになっている。ゲ
ートトランジスタ13,14 と第1および第2のセルアレイ
ブロック91,92 とを接続するバスラインには、それぞれ
メーカーコードおよびデバイスコード等を示すシグネチ
ャー用のROMセル11,12 が接続されている。ここで、
ROMセル11,12 には、チップを製造する過程におい
て、所定のシグネチャー用データが書き込まれるように
なっている。具体的に、例えば、ROMセルの製造工程
において、ROMセル11はドレインがバスラインに接続
されてデータ“1”が書き込まれ、また、ROMセル12
はドレインがバスラインから切断(オープン)されてデ
ータ“0”が書き込まれ、これによりメーカーコードお
よびデバイスコード等のデバイス情報(シグネチャー)
が格納される。尚、このシグネチャーは、実際のデバイ
スでは2バイト程度の容量とされている。
通常動作では、ロウ/コラムデコーダ8からのセル選択
信号S2により第1および第2のセルアレイブロック9
1,92中の1つのセルを同時に選択し、ブロックデコーダ
5によりそのいずれかを選択してセンスアンプ3に接続
する。これにより、メモリセルアレイにおける所定のセ
ルのデータを読み出すことができる。
を読み出すには、高電圧検出回路6により外部から入力
された高電圧信号を検出し、高電圧検出信号S1を高レ
ベル“H”とし、シグネチャー用のROMセル11,12 の
ゲートに入力すると共に、ロウ/コラムアドレバッファ
7に入力してロウ/コラムデコーダ(ロウまたはコラム
デコーダ)8を非選択とすることで、通常読み出しと同
様に、シグネチャー用のROMセル11,12 のデータを読
み出すようになっている。尚、通常、シグネチャーは、
メーカーコード(メーカー情報)およびデバイスコード
(品種情報)の2ワードで構成されている。
憶装置(チップ)は、例えば、OEM販売や製造契約等
により、メーカー毎に異なる捺印がされて市場に投入さ
れ、ユーザに供給されることになる。
に示す従来の半導体装置(不揮発性半導体記憶装置)に
おいては、メーカーコードおよびデバイスコード等のシ
グネチャーは、該半導体装置の製造過程において格納さ
れるようになっているため、例えば、OEM販売や製造
契約等により、半導体装置を製造するメーカーと当該半
導体装置に捺印を行うメーカーが異なる場合等において
は、半導体装置に対する捺印名とデバイス情報(シグネ
チャー)の内容とが異なり市場或いはユーザに混乱を招
く恐れがあった。
する課題に鑑み、1つの半導体装置を異なる捺印名で販
売する場合でも、該半導体装置の捺印と当該半導体装置
から読み出されるデバイス情報の内容とを整合させるこ
とのできる半導体装置の提供を目的とする。
スに特有なデバイス情報を必要に応じて読み出す機能を
有する半導体装置であって、複数のデバイス情報を格納
する情報格納手段111,121;112,122 と、前記デバイス情
報を読み出す情報読出モードが設定されたとき、前記情
報格納手段111,121;112,122 から所定のデバイス情報を
選択する格納情報選択手段10とを具備し、前記半導体装
置の捺印と、当該半導体装置から読み出されるデバイス
情報とを整合させるようにしたことを特徴とする半導体
装置が提供される。
1,121;112,122 には複数のデバイス情報が格納され、情
報読出モードが設定されたとき、格納情報選択手段10に
より情報格納手段111,121;112,122 から所定のデバイス
情報が選択されて出力される。これにより、半導体装置
の捺印と、当該半導体装置から読み出されるデバイス情
報とを整合させることができる。
販売等が予想される複数の販売メーカーのデバイス情報
(メーカーコードおよびデバイスコード等)を予め情報
格納手段111,121;112,122 に格納しておき、実際に販売
するメーカーに応じて対応するデバイス情報を選択する
ようになっている。これにより、単一のチップを複数の
メーカーで独自捺印を行い販売する場合でも捺印名とデ
バイス情報を一致させることができ、市場或いはユーザ
の混乱を避けることができる。
置の実施例を説明する。図1は本発明に係る半導体装置
の一実施例としての不揮発性半導体記憶装置の構成例を
示す図である。本実施例の不揮発性半導体記憶装置(半
導体装置)には、図7に示す従来の不揮発性半導体記憶
装置におけるROMセル11,12 として、複数組(本実施
例では、2組)のROMセル111,121; 112,122が設けら
れると共に、これら2組のROMセル111,121; 112,122
の一方を選択するためのシグネチャーデコーダ10がさら
に設けられている。ここで、シグネチャーデコーダ10
は、後述するように、高電圧検出回路6で入力高電圧を
検出したときに、2組のROMセル111,121; 112,122の
いずれか一方の組のゲートを選択するためのものであ
る。尚、ROMセル111,121; 112,122は、例えば、デバ
イス情報を格納する半導体装置が不揮発性半導体記憶装
置の場合に、該不揮発性半導体記憶装置のメモリセルア
レイの一部として構成することができる。また、上記の
デバイス情報は、例えば、JEDEC(Joint Electron
Device Engineering Council) により決められたシグネ
チャーである。
バッファ, 2は書き込み回路, 3はセンスアンプ, 4は
ブロックアドレスバッファ, 5はブロックデコーダ, 6
は高電圧検出回路, 7はロウ/コラムアドレバッファ,
8はロウ/コラムデコーダ,91,92はセルアレイブロッ
ク, 10はシグネチャーデコーダ,111,112,121,122はRO
Mセル, そして,13,14はゲートトランジスタを示してい
る。ここで、参照符号Wは、書き込み時に高レベル
“H”となる書き込み制御信号を示している。
て、メモリセルアレイは、第1のセルアレイブロック91
と第2のセルアレイブロック92に分割され、ブロックデ
コーダ5からの信号により制御されるゲートトランジス
タ13,14 により、いずれか一方のセルアレイブロックが
選択されるようになっている。ゲートトランジスタ13,1
4 と第1および第2のセルアレイブロック91,92 とを接
続するバスラインには、それぞれ異なるメーカーコード
およびデバイスコード等を示すシグネチャー用の2組の
ROMセル111,121 および112,122 が接続されている。
22には、チップを製造する過程において、例えば、OE
M販売等が予想される複数(本実施例では、2組)の所
定のシグネチャー用データが書き込まれるようになって
いる。具体的に、例えば、ROMセルの製造工程におい
て、ROMセル111,122 のドレインをバスラインに接続
してデータ“1”を書き込み、また、ROMセル121, 1
12のドレインをバスラインから切り離し(オープン)し
てデータ“0”を書き込む。そして、2組のROMセル
111,121 および112,122 に対して異なるメーカーコード
およびデバイスコード等のデバイス情報(シグネチャ
ー)を格納することができるようになっている。尚、こ
のシグネチャーは、実際のデバイスでは2バイト程度の
容量とされている。
て、通常動作では、図7に示す従来の不揮発性半導体記
憶装置と同様に、ロウ/コラムデコーダ8からのセル選
択信号S2により第1および第2のセルアレイブロック
91,92 中の1つのセルを同時に選択し、ブロックデコー
ダ5によりそのいずれかを選択してセンスアンプ3に接
続する。これにより、メモリセルアレイにおける所定の
セルのデータを読み出すことができる。
1 または112,122 を読み出すには、高電圧検出回路6に
より外部から入力された高電圧信号を検出し、高電圧検
出信号S1を高レベル“H”としてシグネチャーデコー
ダ10に供給すると共に、ロウ/コラムアドレバッファ7
に入力してロウ/コラムデコーダ(ロウまたはコラムデ
コーダ)8を非選択とする。そして、シグネチャーデコ
ーダ10は、高電圧検出回路6で入力高電圧を検出したと
き、デバイス情報選択信号RW1,RW2 の一方を高レベ
ル“H”にすることによって、捺印名に対応したシグネ
チャー(デバイス情報)を格納しているROMセルの組
(111,121または112,122)を選択するようになっている。
ここで、デバイス情報選択信号RW1,RW2 の一方を高
レベル“H”にするための処理は、共通のマスクやレチ
クル等を使用して行うチップの製造工程の終了後に行う
ことになる。
憶装置(半導体装置)によれば、例えば、OEM販売や
製造契約等により、メーカー毎に異なる捺印がされた場
合でも、予めROMセルに格納しておいた該捺印名に対
応した複数のシグネチャーから当該捺印に対応するもの
を選択することができ、単一のチップを複数のメーカー
で独自捺印を行い販売する場合でも捺印名とデバイス情
報を一致させることができ、ユーザの混乱等を避けるこ
とができる。
ける高電圧検出回路の一例を示す回路図である。図2に
示されるように、高電圧検出回路6は、例えば、所定の
アドレスピン(外部ピン)60 に印加された高電圧を検出
して、デバイス情報を読み出す情報読出モードを設定す
るものであり、Pチャネル型MOSトランジスタT2,T
3,T5,T 7 およびNチャネル型MOSトランジスタT1,
T4,T6 を備えている。ここで、トランジスタT4,T5
およびT6,T7 はそれぞれインバータを構成し、トラン
ジスタT6,T7 によるインバータの出力が高電圧検出信
号S1となっている。
る電圧がVcc以下(通常の使用状態)のとき、検出信号
S1が低レベル“L”となっているが、外部ピン60に入
力する電圧がVcc+Vth(T2)+Vth(T3)よりも高く
なると、すなわち、入力電圧が電源電圧Vccに対してト
ランジスタT2 およびT3 の閾値電圧の和を加えた値よ
りも高くなると、検出信号S1が高レベル“H”とな
る。
けるシグネチャーデコーダの一例を示す回路図である。
同図に示されるように、シグネチャーデコーダ10は、イ
ンバータIN1,IN2,ナンドゲートNA1,NA2,およ
び,選択信号発生回路15を具備し、選択信号発生回路15
の出力レベルに応じて、デバイス情報選択信号RW1,R
W2 の一方を高レベル“H”とし、捺印名に対応したデ
バイス情報を格納しているROMセルの組(111,121また
は112,122)を選択するようになっている。
レベル“H”のとき、第1のデバイス情報選択信号RW
1 だけが高レベル“H”となって第1のROMセル(11
1,121) が選択され、逆に、選択信号発生回路15の出力
が低レベル“L”のとき、第2のデバイス情報選択信号
RW2 だけが高レベル“H”となって第2のROMセル
(112,122) が選択されるようになっている。
る選択信号発生回路の各例を示す回路図である。前述し
たように、本実施例では、選択信号発生回路15の出力レ
ベルによって、捺印名に対応したデバイス情報を格納し
ているROMセルの組(111,121または112,122)を選択す
るようになっており、この選択信号発生回路15の出力レ
ベルの決定は、前述したように、共通のマスクやレチク
ル等を使用して行うチップの製造工程の終了後に行うよ
うになっている。
(a) に示されるように、半導体装置(不揮発性半導体記
憶装置)の組み立て時のボンディングワイヤーオプショ
ンにより、インバータINの出力レベルを規定するよう
にして構成されている。また、選択信号発生回路15は、
図4(b) に示されるように、チップの配線層によるマス
タースライスにより、インバータINの出力レベルを規
定するようにして構成されている。具体的に、インバー
タINの入力が低電源電圧Vssに接続されると、第1の
デバイス情報選択信号RW1 だけが高レベル“H”とな
って第1のROMセル(111,121) が選択され、逆に、イ
ンバータINの入力が高電源電圧Vccに接続されると、
第2のデバイス情報選択信号RW2 だけが高レベル
“H”となって第2のROMセル(112,122) が選択され
る。
に示されるように、ヒューズをレーザ切断するかどうか
により、インバータINの出力レベルを規定するように
して構成されている。具体的に、ヒューズが切断されず
にそのままだと第1のROMセル(111,121) が選択さ
れ、逆に、ヒューズが切断されると第2のROMセル(1
12,122) が選択される。ここで、レーザ切断ヒューズの
代わりに電気ヒューズまたは不揮発性メモリセルを使用
することもできる。
しての不揮発性半導体記憶装置を示す図であり、同図
(a) は構成例を示し、同図(b) はPROMセル102 の変
形例を示している。ここで、図5に示す不揮発性半導体
記憶装置(半導体装置)は、前述した図1の不揮発性半
導体記憶装置におけるシグネチャーデコーダ10およびR
OMセル111,121; 112,122の代わりにブースター100 お
よびPROMセル101,102 を設けるようにしたものであ
り、他の構成は図1で説明したのと同様である。
は、ブースター100 は、高電圧検出回路6からの高電圧
検出信号S1および書き込み制御信号Wを受け取って、
PROMセル101,102 に対して、捺印名に対応したデバ
イス情報を書き込むようになっている。ここで、本実施
例の不揮発性半導体記憶装置において、PROMセル10
1,102 に対するデバイス情報の書き込み処理は、例え
ば、所定の捺印処理の後に行うことにより、同一のチッ
プを使用して異なる捺印に対応したデバイス情報を出力
させるようになっている。尚、PROMセル101,102
は、例えば、不揮発性半導体記憶装置のメモリセルアレ
イの一部として構成することができる。
102(情報プログラム格納手段)としては、ヒューズ102a
およびセルトランジスタ102bで構成することもできる。
この場合には、ヒューズ102aを切断するかどうかにより
データが規定されるのはいうまでもない。図6は図5の
不揮発性半導体記憶装置におけるブースター回路の一例
を示す回路図である。同図に示されるように、ブースタ
ー回路100 は、PROMセル101,102 に対するデバイス
情報の書き込みおよび該デバイス情報の読み出しを制御
するものであり、例えば、Pチャネル型MOSトランジ
スタT12, T14、Nチャネル型MOSトランジスタT8,
T9,T10, T11, T13, T15、および、インバータIN
3,IN4 を備えている。
検出回路6からの高電圧検出信号S1が高レベル“H”
で、且つ、書き込み制御信号Wが高レベル“H”のとき
に、制御信号RWを書き込みレベル(電源電圧Vccより
も高い高電圧Vpp)としてPROMセル101,102 に対し
て捺印に対応した所定のデバイス情報を書き込むことが
できるようになっている。さらに、図6に示すブースタ
ー回路100 は、高電圧検出信号S1が高レベル“H”
で、且つ、書き込み制御信号Wが低レベル“L”のとき
に、制御信号RWを読み出しレベル(電源電圧Vcc)と
してPROMセル101,102 に格納されたデバイス情報を
出力させるようになっている。
置を例として説明したが、本発明はデバイス情報を格納
し、それを読み出す機能を有する半導体装置全般に対し
て適用することができる。
装置によれば、例えば、単一チップを複数メーカーで販
売する場合に捺印名とデバイス情報とを一致させること
が可能となり、市場或いはユーザの混乱を避けることが
できる。
揮発性半導体記憶装置の構成例を示す図である。
検出回路の一例を示す回路図である。
チャーデコーダの一例を示す回路図である。
発生回路の各例を示す回路図である。
発性半導体記憶装置の構成例を示す図である。
ター回路の一例を示す回路図である。
体記憶装置の構成例を示す図である。
Claims (8)
- 【請求項1】 デバイスに特有なデバイス情報を必要に
応じて読み出す機能を有する半導体装置であって、 複数のデバイス情報を格納する情報格納手段(111,121;1
12,122) と、 前記デバイス情報を読み出す情報読出モードが設定され
たとき、前記情報格納手段(111,121;112,122) から所定
のデバイス情報を選択する格納情報選択手段(10)とを
具備し、前記半導体装置の捺印と当該半導体装置から読
み出されるデバイス情報とを整合させるようにしたこと
を特徴とする半導体装置。 - 【請求項2】 前記格納情報選択手段は、組立て時のボ
ンディングワイヤーオプションにより、所定のデバイス
情報を選択するようになっている請求項1の半導体装
置。 - 【請求項3】 前記格納情報選択手段は、ヒューズもし
くは不揮発性メモリセルにより、所定のデバイス情報を
選択するようになっている請求項1の半導体装置。 - 【請求項4】 前記格納情報選択手段は、チップの配線
層によるマスタースライスにより、所定のデバイス情報
を選択するようになっている請求項1の半導体装置。 - 【請求項5】 前記半導体装置は不揮発性半導体記憶装
置であり、前記情報格納手段は該不揮発性半導体記憶装
置のメモリセルアレイの一部として構成されている請求
項1の半導体装置。 - 【請求項6】 前記不揮発性半導体記憶装置は、第1の
メモリセルアレイ(91,92) を、該第1のメモリセルアレ
イに接続されるビット線, ワード線を選択する第1のデ
コーダ(8) と、前記デバイス情報を格納する第2のメモ
リセルアレイ(111,121;112,122) から成る情報格納手段
と、該第2のメモリセルアレイのワード線に接続され、
該デバイス情報を読み出す情報読み出しモードが設定さ
れたときにワード線を選択する第2のデコーダ(10)とを
具備することを特徴とする請求項5の半導体装置。 - 【請求項7】 前記デバイス情報は、各メーカ毎のメー
カーコードおよびデバイスコードを含むことを特徴とす
る請求項1の半導体装置。 - 【請求項8】 前記情報読出モード設定手段は、高電圧
検出回路を具備し、外部から通常の電源電圧(Vcc)よ
りも高い高電圧(Vpp)が印加されたときにだけ、前記
情報読出モードを設定するようになっていることを特徴
とする請求項1の半導体装置。
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