KR920017127A - 스태이틱형 ram - Google Patents

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KR920017127A
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가즈마사 야나기사와
아쓰시 히라이시
히데유키 이오키
사토시 오구치
사다유키 오오쿠마
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치 세이사쿠쇼
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    • G—PHYSICS
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음

Description

스태이틱형 RAM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 대한 스태이틱형 RAM의 일실시예를 나타내는 주요 회로도, 제2도는 본 발명에 대한 스태이틱형 RAM에서의 메모리 매트의 일실시예를 나타내는 레이 아웃트도.

Claims (5)

  1. 복수쌍의 상보 데이터선으로 된 유니트 단위로 각각 대응하는 상보 데이터선을 공통 상보 데이터선에 접속하는 컬럼 선택회로와, 상기 유니트에 대응한 상보 데이터선쌍과 컬럼 선택회로로 된 용장회로와, 상기 컬럼 선택회로측에 근접해서 배치된 상보 데이터선의 부하를 구성하는 MOSFET와, 퓨즈수단을 구비하여 그의 절단에 의해 컬럼 선택동작이 금지되는 디코더회로와, 상기 퓨즈수단의 절단에 의해 상기부하를 구성하는 MOSFET를 오프상태로 하는 부하제어회로와, 상기 퓨즈수단의 선택적인 절단에 의해 불량 어드레스를 기억하고, 기억된 불량 어드레스의 억세스에 대응해서 컬럼 선택회로의 선택동작을 행하는 용장용 디코더회로와 구비하여 되는 것을 특징으로 하는 스태이틱형 RAM
  2. 제1항에 있어서, 상기 불량 어드레스 기억은 퓨즈수단에 의해 등가적으로 불량어드레스에 대응한 내부 어드레스신호 또는 프리디코더 신호를 전달하는 신호경로를 구성하는 것을 특징으로 하는 스태이틱형 RAM
  3. 제1항에 있어서, 상기 컬럼 디코더회로에는, 기입제어신호도 공급되어서 기입동작때에 선택이 지시된 유니트에 대응한 부하를 구성하는 MOSFET를 오프상태로 되는 기능이 부가된 것을 특징으로 하는 스태이틱형 RAM
  4. 제3항에 있어서, 하나의 메모리 매트는 복수 유니트에 의해 구성되고, 주워드선과 메모리 매트에 대응한 선택신호를 받는 서브워드 드라이버에 의해 선택되는 메모리 메트의 워드선을 가지며, 주워드선은 메인워드 드라이버에 의해 복수의 메모리 매트에 대해서 공통으로 설치되고, 이 메인워드 드라이버를 중심으로 해서 복수 유니트에 대응한 용장회로가 설치되는 것을 특징으로 하는 스태이틱형 RAM
  5. 상보 데이터선을 공통 상보 데이터선에 접속하는 컬럼 선택회로와, 상기 컬럼 선택회로측에 근접해서 배치되고 상보 데이터선의 부하를 구성하는 MOSFET와, 어드레스 신호를 받아서 상기 컬럼 선택회로의 선택신호를 형성하는 디코더회로와, 상기 디코더회로의 출력신호와 기입제어신호들을 받아서 기입동작이 행해지는 상보 데이터선에 대응한 부하 MOSFET를 오프상태로 하는 논리회로와를 구비하여 되는 스태이틱형 RAM
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920000720A 1991-02-25 1992-01-20 스태이틱형 ram KR100216107B1 (ko)

Applications Claiming Priority (2)

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JP03053344A JP3115623B2 (ja) 1991-02-25 1991-02-25 スタティック型ｒａｍ
JP91-053344 1991-02-25

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KR920017127A true KR920017127A (ko) 1992-09-26
KR100216107B1 KR100216107B1 (ko) 1999-08-16

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KR100216107B1 (ko) 1999-08-16
US5274594A (en) 1993-12-28
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