KR100216107B1 - 스태이틱형 ram - Google Patents

Abstract

스태이틱형 RAM은 복수쌍의 상보 데이터선으로 된 유니트 단위로 각각 대응하는 상보 데이터선을 공통 상보 데이터선에 접속하는 컬럼 선택회로와, 상기 유니트에 대응한 상보 데이터선쌍과 컬럼 선택회로로된 용장회로들을 가진다. 상기 컬럼 선택회로측에 근접해서 상보 데이터선의 부하 MOSFET 배치하여, 퓨즈수단의 절단에 의해 디코더 회로에 의한 컬럼 선택동작을 금지하는 것과 동시에 부하 MOSFET를 오프상태로 한다. 퓨즈수단의 선택적인 절단에 의해 불량어드레스를 기억한 용장용 디코더에 의해 불량 어드레스에의 억세스를 검출해서 용장회로의 컬럼 선택회로의 선택동작을 행해지게 된다.

Description

스태이틱형 RAM

제1도는 본 발명에 대한 스태이틱형 RAM의 일실시예를 나타내는 주요 회로도,

제2도는 본 발명에 대한 스태이틱형 RAM에서의 메모리 매트의 일실시예를 나타내는 레이 아웃트도,

제3도는 본 발명에 대한 스태이틱형 RAM에서의 메인 워드 드라이버를 중심으로 한 메모리 매트의 일실시예를 나타내는 레이 아웃트도,

제4도는 본 발명에 대한 스태이턱형 TAM의 일실시예를 나타내는 칩 레이아웃트도,

제5도는 본 발명에 대한 스태이틱형 RAM에서 메모리 매트에 대응한 프리디코더회로와 디코더회로의 다른 일실시예를 나타내는 회로도,

제6도는 본 발명에 대한 스태이틱형 RAM에서 용장회로의 일실시예를 나타내는 회로도이다.

본 발명은 스태이틱형 RAM(랜덤·억세스·메모리)에 관한 것으로, 예를들면, 대한 것의 결합구기 기술을 이용해서 유효한 기술에 관한 것이다.

스태이틱형 RAM의 결합구제 기술로 해서, 다음과 같은 것이 공지되어 있다.

일본특허공개 20128호/1984 공보에서는 불량메모리 셀, 억세스 트랜지스터, 비트선, 풀엎 트랜지스터, 전원 라인으로 된 전원전류 경로의 도중에 퓨즈 또는 스위치 등의 전력공급을 차단할 수 있는 전기적 도통수간을 설치하여 불량이 발생한다면 상기 경로를 차단해서 쓸데없는 직류누설을 없도록 한다.

일본특허공개 110100호/1984 공보에서는, 불량비트를 포함한 정규 메모리 셀 열 또는 정규 메모리 셀행에서의 전력공급용 경로를 퓨즈, 스위치 등의 전기적 도통수단으로 오프해서, 불량 메모리 셀의 게이트 누설과 필드 누설 등의 직류누설 전류의 증가를 방지하도록 한다. 또, 일본특허공개 178691호/1984 공보에서는 퓨즈수단을 사용해서 불량이 발생할 때에는 불량 메모리 셀을 용장용 메모리 셀로 치환함과 동시에 불량 메모리 셀에 대응하는 프리앰프 MOSFET를 절단한다.

상기의 결합구제 기술에서는 퓨즈수단의 절단에 의해 정규회로와 예비회로로 나누어 지게 절단된다. 그 결과, 이하의 문제점이 있는 것이 본 발명자의 검토에 의해 명확해 졌다. 예를들면 약 1M 비트와 같은 기억용량을 가진 것에는, 1024×1024의 메모리 어레이를 생각하면, 컬럼 디코더의 출력신호를 정규회로 측인가 예비회로측의 어디인가에 전달하기 위한 1024×2개의 퓨즈수단을 필요로 하여, 불량메모리셀의 유무에 관계없이 그의 반인 1024개의 퓨즈수단을 절단하지 않으면 안된다. 또 상기와 같은 직류누설전류의 발생을 방지하기 위해서는 상보비트선 쌍이 1024×2개로 되므로서 그것에 대응한 퓨즈수단이 필요로 된다. 약 4M 비트의 기억용량을 가지는 거셍서는, 상기와 같은 컬럼계만이라도 상기 2배의 퓨즈수단이 필요로 된다.

실제의 RAM에는, 비트선 길이와 워드선 길이가 지나치게 길지 않도록 메모리 어레이는 복수로 분할되어, 그 분할수에 대응해서 상기 퓨즈수단도 각각에 필요로 되므로서, 퓨즈수단의 수가 팽대되어 버리는 동시에, 그것을 축일 절단하지 않으면 안되므로 제조상 실제적으로 이용되지 않는다. 또, 퓨즈수단은 레이져 광선 등의 조사에 의해 선택적으로 절단하는 것이므로서 비교적 큰 전류(專有)면적을 필요로 해서 집적화를 방해한다.

본 발명의 목적은 간단한 구성에 의해, 대기억 용량화를 도모한 스태이틱형 RAM에 적합한 결합구제 기술을 제공하는 것이다.

본 발명의 다른 목적은 간단한 구성에 의해 기입동작의 고속화를 실현한 스태이틱형 RAM을 제공하는 것이다.

본 발명의 상기 및 그 외의 목적과 신규한 특성은, 본 명세서의 기술 및 첨부도면에서 명확하게 된다.

본원에 있어서, 개시된 발명중 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다. 즉, 복수쌍의 상보데이터선(비트선 또는 디지트선이라 한다)으로된 유니트 단위로 각각 대응하는 상보데이터선을 공통 상보데이터선에 접속하는 컬럼 선택회로와, 상기 유니트에 대응한 상보데이터선 쌍과 컬럼 선택회로로 된 용장회로들을 설치함과 동시에 상기 컬럼 선택회로측에 근접해서 상보데이터선의 부하 MOSFET를 배치하여 퓨즈수단의 절단에 의해 디코더 회로에 의한 컬럼 선택 동작을 금지하는 것과 동시에 부하 MOSFET를 오프상태로 하여, 퓨즈수단의 선택적인 절단에 의한 불량 어드레스를 기억한 용장용 디코더에 의해 불량 어드레스에의 억세스를 검출하여 용장회로의 컬럼 선택회로의 선택동작이 행하여 지는 것이다.

또, 상기와 같은 결합구제와 함께 또는, 별개의 디코더 회로에 기입제어신호를 공급해서 기입동작때에 기입이 행하여지는 상보데이터선 쌍의 부하 MOSFET를 오프 상태로 한다.

상기한 수단에 의하면, 복수쌍의 데이터 선으로 된 단위로의 결합구제를 행하는 것에 의해, 약간의 퓨즈수단에 의한 정규회로와 용장회로와의 절환이 가능하게 된다.

또, 고밀도로 형성되는 데이터선 핏치에는 계약되는 것이 효율좋은 퓨즈수단의 실장 스페이스를 확보할 수 있어, 더욱이 부하 MOSFET가 컬럼 선택회로에 인접해서 배치되므로서 직류전류불량을 방지하기 위한 회로가 간단히 생성될 수 있기 때문에 대기억 용량화가 가능하게 된다. 또, 부하 MOSFET가 컬럼 선택회로측에 근접해서 설치되어 있으므로서 디코더 회로에 의한 제어가 간단하게 되고, 기입동작의 때에 그것을 오프상태로 하는 것에 의해 고속 기입도 가능하게 된다.

제1도에는 본 발명에 관한 스태이틱형 RAM의 일실시에의 주요부 회로도가 나타나있다. 동도에서는, 컬럼계의 결합구제의 단위회로(이하, 유니트)가 예시적으로 나타나 있다. 동도의 각 회로소자는, 공지의 반도체 집적회로의 제조기술에 의해 후술하는 것과 같은 다른 회로와 동시에 한개의 반도체 기판상에서 형성된다. 유니트는 8쌍의 상보데이터선(DL0,∼DL7,)에서 구성된다. 동도에는 그중 상보데이터선(DL0,, DL1, DL1, DL7,)이 대표로 해서 예시적으로 나타나 있다.

이들의 상보데이터선(DL0,, DL1,, DL7,)은 컬럼 선택회로를 통해서 공통 상보데이터선(CDL0,CDL0∼CDL7,)에 접속된다.

데이타선(DL0,)에 대응한 컬럼 선택회로는, N채널형 MOSFET(Q1)과 P채널형 MOSFET(Q2) 및 N채널형 MOSFET(Q3)와 P채널형 MOSFET(Q4)가 각각 병렬형태로 된 한쌍의 CMOS 스위치 회로에서 구성된다.

예시적으로 나타나 있는 다른 상보데이터선(DL1,, CL7,)과 각각에 대응한 공통 상보데이터선(CDL1,, CDL7,)과의 사이에도 같은 모양으로 병렬상태로 된 N채널형 MOSFET와 P채널형 MOSFET로 된 CMOS 스위치가 설치된다.

상기 상보데이터선(DL0,)의 컬럼 선택회로에 근접해서, 그의 부하(또는 풀엎용) MOSFET(Q5, Q6)가 설치된다. 특별히 제한되지 않으나, 이들의 부하 MOSFET(Q5, Q6)는 P채널형 MOSFET)가 사용된다. 즉, 이들의 MOSFET(Q5, Q6)의 소스측에는 전원전압(VCC)가 접속되어, 드레인측에 상보데이터선(DL0,)이 접속된다. 예시적으로 나타나 있는 다른 상보데이터선(DL1,, DL7,)에도 상기와 같은 모양의 부하가 MOSFET가 설치된다. 이들 부하 MOSFET의 게이트는 공통화 되어서 다음에 설명하는 디코더회로에 의해 스위치 제어된다.

상기 8쌍의 상보데이터선에 대응한 피치에, 단위의 컬럼(Y계) 디코더회로(UDCR)가 배치된다. 상보데이터선은 대기억 용량화를 위해 메모리 셀(MC)을 구성하는 소자의 미세화와 레이 아웃트의 연구에 의해, 좁은 간격에 의해 고밀도로 배치된다. 그러므로, 상보데이터선 쌍에 1 대 1로 대응해서 디코더회로를 설계하도록 하면, 상보데이터선의 핏치가 비교적 큰 전유면적을 필요로 하는 디코더 회로측에 맞추어지기 때문에 고밀도화가 방해받게 된다. 특히 결합구제를 행하도록 하기 위해서는, 컬럼 선택신호를 형성하기 위한 논리회로의 다른, 불량이 발생한 상보데이터선의 선택을 금지하기 위한 퓨즈 회로와 게이트 회로도 필요로 되기 위한 디코더회로의 규모는 더욱 더 크게된다.

이 실시예에서는 상기와 같은 8쌍으로 되는 상보데이터선을 유니트로 해서 컬럼 선택동작을 행하게 하도록 하는 것에 의해, 그것에 대응한 디코더회로의 횡방향의 간격을 상보 데이터선의 8쌍분과 같이 넓게 채택하는 것이다.

이것에 의해 동작의 유효/무효의 제어를 행하는 퓨즈수단(F)과 그의 절단의 유무를 검출해서 제어신호()를 형성하는 MOSFET(Q9) 및 인버터회로(N3, N4)를 포하해서 상기 컬럼 선택회로의 선택신호(YS,) 및 부하 MOSFET의 제어신호()를 형성하는 게이트회로(G1∼G4), 인버터회로(N5, N6)등으로 된 비교적 큰 회로규모의 디코더회로(UDCR)를 형성할 수 있다.

특히 제한되지 않으나, 앤드게이트 회로(G1)의 입력에는, 도면회의 프리디코더 회로에 의해 형성된 프리디코더 신호(AY1)와 상기 제어신호()가 공급된다. 앤드게이트 회로(G2)의 입력에는, 라이트인에이블 신호()와 도면외의 프리디코더 회로에 의해 형성된 프리디코더신호(AY2)가 공급된다. 이 게이트 회로(G2)의 출력신호와 상기 게이트 회로(G1)의 출력신호와는 난드게이트회로(G3)에 공급된다. 이 게이트회로(G3)의 출력신호와 제어신호()를 받는 인버터 회로(N5)의 출력신호는, 노아게이트 회로(G4)에 입력되어 그의 출력신호가 상기 부하 MOSFET(Q5, Q6)등의 게이트에 공급되는 제어신호()로 해서 이용된다.

상기 엔드게이트 회로(G1)의 출력신호와 프리디코더 신호(AY2)와는 난드게이트 회로(G5)에 입력되어, 그 출력신호가 컬럼 선택회로를 구성하는 P채널형 MOSFET(Q2, Q4)등의 게이트에 공급되어 선택신호()로 되어 인버터회로(N6)를 통해서 반전된 신호가 컬럼 선택회로를 구성하는 N채널형 MOSFET(Q1, Q3)등의 게이트에 공급되는 선택신호(YS)로 된다.

퓨즈수단(F)은, 그것이 절단되어 있지 않을때에는 인버터회로(N3)의 입력에 전원전압(VCC)와 같은 하이레벨의 전압을 전한다. 이것에 의해 인버터회로(N3)의 출력신호가 로우레벨로 되고, 스위치 MOSFET(Q9)를 오프상태로 한다.

이 결과, 퓨즈수단(F)과 MOSFET(Q9)와의 사이에서 직류전류가 소비되지 않는다. 인버터회로(N3)의 로우레벨의 출력신호는 인버터회로(N4)를 통해서 하이레벨의 신호로 해서 출력된다.

즉, 퓨즈수단(F)가 절단되지 않을때에는, 상기 디코더회로(UDCR)의 동작이 유효로 되어, 프리디코더 신호(AY1, AY2)와 라이트인에이블 신호(WE)에 대응해서 상기 컬럼 선택회로와 부하 MOSFET의 제어신호를 형성한다. 이것에 대해서, 퓨즈수단(F)이 절단되면, 인버터회로(N3)의 입력은 누설등에 의해 로우레벨로 되는 출력신호를 하이레벨로 한다. 이것에 의해, MOSFET(Q9)가 온상태로 되므로서 랫치가 걸려진 전원이 공급된 상태에서는 인버터회로(N3)의 입력은 로우레벨로 고정된다. 따라서, 인버터회로(N4)의 출력신호()는 로우레벨로 고정된다. 퓨즈수단(F)이 절단될 때에는, 상기 디코더회로(UDCR)의 동작이 무효로 되어서, 프리디코더 신호(AY1, AY2)와 라이트인에이블 신호(WE)에 무관계로 제어신호()가 하이레벨로, 선택신호()가 하이레벨로, (YS)가 로우레벨로 고정된다.

이것에 의해, 컬럼 선택회로를 구성하는 스위치 MOSFET와 부하 MOSFET와 같이 오프상태로 된다. 이것에 의해, 상보 데이터선(DL0,∼DL7,)의 어느쪽인가 불량메모리 셀이 있어도 상기와 같은 전상보 데이터선이 프로팅 되므로서 메모리 셀을 통해서 직류전류가 흐르는 것이 방지될 수 있다.

상보 데이터선(DL0,∼DL7,)은 메모리 셀의 입출력 노드가 접속된다. 즉, 메모리 셀(MC)은 입력과 출력들이 교차 접속 된 CMOS 인버터회로(N1, N2)로된 랫치회로와 그의 입출력 노드를 상보 데이터선에 접속하는 어드레스 선택용의 스위치 MOSFET(Q7, Q8)로 구성된다. 상기 스위치 MOSFET(Q7, Q8)의 게이트는, 워드선(WL0)에 접속된다. 상기 랫치회로는 CMOS 인버터회로(N1, N2)는 기억용의 N채널형 MOSFET와 그의 드레인과 전원전압과의 사이에 설치된 폴리실리콘 등으로 된 고저항 소자로서 구성되어도 좋다.

이 저항소자는 기억용 MOSFET의 게이트 용량에 축적된 정보전압이 드레인 누설전류 등에 의해 망실되는 않는 정도의 극소한 전류공급 능력을 가지도록 된다.

이것에 의해 저소비 전력화를 도모하면서, N채널형 MOSFET와 P채널형 MOSFET로된 CMOS 인버터회로를 이용하는 경우에 비교해서, 셀의 사이즈를 대폭으로 적게 형성할 수 있다.

제2도에는, 하나의 메모리 매트의 레이 아웃트도가 나타나 있다. 특히 제한되지 않으나, 워드선(WL0∼W511)은 512개로 구성된다. 그러므로, 하나의 유니트에 대응한 메모리 어레이는 8×512의 기억용량을 갖도록 된다. 동도와 같이 하나의 메모리 매트는 8개의 유니트에서 구성된다. 메모리 셀 어레이는 8×8×512(약 32K 비트)와 같은 기억용량을 가진다.

컬럼 스위치와 메모리 셀 어레이와의 사이에는 상기와 같은 DL(데이터선) 풀엎 회로가 설치되어, 컬럼 스위치의 하측에는 컬럼 디코더가 설치된다.

특히 제한되지 않으나, 메모리 셀 어레이의 512개의 워드선을 서브워드 드라이버(로컬 드라이버)에 의해 선택동작이 행해진다. 즉, 서브워드 드라이버는 주워드선에서의 선택신호와 그 메모리 매트에 대응한 컬럼계의 선택신호를 받아서, 512개의 워드선 중에서 하나의 워드선을 선택상태로 한다.

제3도는 메인워드 드라이버와 메모리 매트의 관계를 나타내는 레이 아웃트도이다. 메인 워드 드라이버를 중심으로 해서, 좌우로 8개씩의 메모리 매트가 배치된다. 이것에 의해, 하나의 메인 워드 드라이버는 32K×16(약 512K 비트)에 대응한 워드선의 선택을 받아가진다. 제4도에는 칩 전체의 레이 아웃트도가 나타나 있다. 동도에 나타난 바와같이 상기의 메인 워드 드라이버가 전부로 8개 설치되어 있으므로서 칩 전체에서는 약 4M 비트와 같은 기억용량을 갖도록 한다.

칩은 장방형으로 되어 그의 긴 방향의 중앙부에 간접주변의 각 회로와 단자가 설치된다. 즉, 칩의 본딩 패드와의 접속은 LOC 기술에 의해 행해진다. 본 발명에 직접관계가 없어서 도시되지 않으나, 예를들면 상기 중앙부를 따라서 연장되는 한쌍으로 된 리이드를 설치하여, 복수로 된 전원용 패드와 접지전위용 패드가 설치되어 있다.

이와같은 리이드 프레임과 같은 저저항치로 된 배선재료에 의해 칩에 대해서 복수개소에서 전원전압(VCC)과 접지전위가 주어져 있으므로, 그 전위가 주어진 회로의 전원 임피이던스를 적게 억제할 수 있다. 이것에 의해, 회로의 동작전류에 의한 전원선과 접지선에는 발생하는 노이즈를 적게 억제할 수 있어, 내부의 회로의 동작마진과 외부에서의 입력신호의 레벨마진을 크게 할 수 있다.

또, 어드레스 입력용의 본딩 패드와 제어입력용의 본딩 패드도 상기와 같은 칩의 중앙부에 배치하여, 그것에 대응해서 어드레스 바퍼와 프리 디코더 회로 및 콘트롤 회로와 같은 주변회로가 근접해서 설치되어 있다. 이 구성에서는, 칩의 중앙부에서 약 방사상으로 신호선이 연장하도록 한 구성으로 되어 있으므로, 실질적인 신호전파거리를 칩의 크기의 약 1/2로 짧게 할 수 있다. 신호선의 배선저항치는, 배선길이에 비례해서 크게되고, 배선용량도 배선길이에 비례해서 크게 된다. 그러므로, 신호전파 지연시간은, 원리적으로는 신호전파거리의 2승에 비례해서 늦어지게 된다. 따라서, 상기와 같은 신호전파거리를 실질직으로 1/2과 같이 짧게 하는 것에 의해, 신호전파지연 시간을 1/4로 감소할 수 있다.

단위의 용장회로는, 상기 도면 2의 1 유니트에 대응한 회로에서 구성된다. 즉, 8쌍의 상보데이터선, 풀엎회로, 컬럼 스위치 및 컬럼 디코더로 구성된다. 이 구성은, 제1도의 것과 대응하고 있다. 단, 컬럼 디코더는 불량 어드레스기억과 그의 불량 어드레스에의 억세스를 검출하는 기능을 가진다.

또, 인에이블용의 퓨즈수단이 설치되어, 상기 정규의 유니트와는 역으로, 퓨즈수단을 절단하면 상기 불량 어드레스에의 억세스를 검출하는 기능과 컬럼 스위치의 선택신호를 출력하는 기능 및 풀엎용 부하 MOSFET를 온상태로 하게하는 활성화된다.

이와같은 용장회로는, 상기 제2도와 같은 메모리 매트의 단위로 설치된 구성이어도 좋다. 이 구성에서는 대응하는 메모리 매트에 블량이 있는 경우에는 그의 메모리 매트 중의 불량 메모리 셀이 존재하는 유니트의 8쌍으로 된 상보데이터선이 컬럼 스위치 MOSFET의 오프상태, 부하 MOSFET의 오프상태에 의해 실질적으로 분리되어 그것 대신에 용장회로가 억세스 된다.

상기와 같은 메모리 매트에 1 대 1로 대응해서 용장회로를 설치하는 구성에서는 용장회로의 사용효율이 나빠지게 된다. 거기에서, 제3도와 같은 메인 워드드라이버를 중심으로 하는 복수의 베모리 매트에 대해서 복수로 된 용장회로가 설치되어 있다.

특별히 제한되지 않으나, 메인 워드 드라이버의 좌우에 5개의 유니트씩의 용장회로가 설치되어 있다. 이들의 5유니트씩의 용장회로는, 각각에 대응하는 8개씩의 메모리 매트에 대해서 공통으로 사용 가능하게 된다. 예를들면 하나의 메모리 매트에서 2개의 유니트에 불량이 발생한 경우에는, 상기 5개의 유니트로된 용장회로중의 2개의 유니트를 이용해서 구제가 행해진다. 이와같은 구성을 채용하는 것에 의해, 하나의 메모리 매트에의 불량셀은 최대 5개의 유니트까지 구제 가능하게 된다. 단, 다른 메모리 매트에서는 불량이 없는 겅우이다.

또, 메인 워드 드라이버가 좌우의 8개씩의 몌모리 매트에 대해서 공통으로 워드선 선택신호를 형성하여, 또 상기 8개씩의 메모리 매트가 공통의 상보 데이터선에 접속되는 경우에는, 상기 10개의 용장회로를 16개의 메모리 매트에 대해서 공통으로 이용할 수 있다. 또한, 용장회로의 메모리 셀 어레이의 워드선은 메인 워드 드라이버에 의해 직접 선택상태로 된다.

그 외에, 용장용의 서브 워드 드라이버를 설치하여, 메인 워드 드라비어를 중심으로 한 좌우의 메모리 매트에 대응한 어드레스를 이용하여, 5개씩의 용장회로의 위드선을 선택하도록 하여도 좋다.

상기 용장회로의 수는, 메인 워드 드라이버의 좌우에 하나의 메모리 매트에 대응한 8유니트씩 배치하여, 등가적인 각 메모리 매트에 1개씩의 용장회로를 설치하는 경우와 같은 구성으로 해도 좋다. 이상의 실시예와 같은 용장회로의 수와 그 배치는 여러가지의 실시형태를 채택할 수 있는 것이다.

제5도에는, 하나의 메모리 매트에 대응한 프리디코더 회로와 하나의 유니트에 대응한 단위 디코더 회로의 다른 일 실시예의 회로도가 나타나 있다. 동도의 논리 게이트와 회로소자에 부착된 회로기호는, 상기 제1도에 나타난 것과 일부 중복하고 있으나, 기본적으로는 각각은 별개의 것으로 이해 되어야 한다.

프리디코더회로(PDCR)는, 특별히 제한되지 않으나, 8개의 메모리 매트에 공통으로 설치된다. 상기와 같은 약 4M 비트의 기억용량을 가진 경우, 컬럼계의 어드레스 신호는 A0∼A10의 11비트로 구성된다. 예를들면, 로우계와 컬럼계의 최상위의 2비트를 이용해서, 제4도의 메모리 칩은 상하좌우로 4분할된다.

제4도에서, 좌우의 분할에 의해 상보데이터선과 등가적으로 1/2의 길이로 분할된다. 이 좌 또는 우로 분할된 32개의 메모리 매트는, 차위 2비트의 어드레서 신호(A9, A8, A7, A6)에 의해 메인 워드 드라이버를 중심으로 해서 좌우로 배치되는 8개씩의 메모리 매트로 분할된다.

도면외의 프리디코더 회로에서는, 상기 4비트의 어드레스신호(A9∼A6)를 2비트씩 나누어서 2개의 디코더 회로에 의해 4개씩 프리디코더 출력신호를 형성한다. 이중의 1/4씩의 디코더출력(CA3, CA2) 는, 난드게이트 회로(G6)에 공급된다.

이것에 의해, 8개의 메모리 매트에 대응한 선택신호가 형성된다. 이 실시예에서는 각 메모리 매트에서 8개의 유니트에 대응한 다수의 게이트가 접속되는 것에 의한 비교적 큰 부하를 구동하기 때문에, CMOS 인버터회로(N8, N9)와 바이폴라형 트랜지스터(T2)로 된 구동회로가 이용된다. 즉, 인버터회로(N8)에는 에미터 휘로워트랜지스터(T2)의 베이스에 공급되는 구동신호를 형성한다. 인버터회로(N9)는 그의 출력단자가 상기 트랜지스터(T2)의 에미터에 접속된다. 트랜지스터(T2)는 인버터회로(N8)의 로우레벨에서 하이레벨의 변화를 받아서, 그의 출력신호를 고속으로 하이레벨로 입상한다. 단, 트랜지스터(T2)의 에미터에서 출력되는 출력전압은, VCC-VBE(트랜지스터 T2의 베이스, 에미터간의 전압)까지로 된다. 이후는 그 에미터에 설치된 인버터회로(N9)에 의해 전원전압(VCC)까지 입상한다. 이것에 의해, 접지전위와 같은 로우레벨에서 전원전압(VCC)과 같은 하이레벨까지 고속으로 입상할 수 있다.

상기 난드게이트회로(G6)의 출력신호는, CMOS 인버터회로(N7)를 통해서 난드게이트회로(G7)의 한쪽의 입력에 공급된다. 이 난드게이트회로(G7)의 다른 쪽 게이트에는 라이트인에이블 신호()가 공급된다. 이 난드게이트회로(G7)의 출력신호는 인버터회로(N10)를 통해서, 다음에 설명하도록 8개로 된 유니트에 각각 대응한 디코더 회로에 공통으로 공급된다.

단위의 디코디 회로에는, 나머지의 어드레스신호(A5∼A3)의 3비트의 어드레스신호로 형성된 1/8의 프리디코더 출력(CA1)이 공급된다. 이 프리디코드 출력(CA1)은 난드게이트회로(Gl)에 공급된다. 난드게이트회로(G1)의 다른쪽의 입력에는 상기 같은 모양인 퓨즈수단과 MOSFET(Q1, Q2) 및 인버터회로(N1, N2)로 된 제어회로에 의해 헝성된 제어신호()가 공급된다.

이 실시예에서는, 퓨즈수단(F)에 대해서 고저항치를 갖도록 된 풀다운 MOSFET(Q1)가 설치되어 있다.

이 난드게이트회로(G1)의 출력신호는 CMOS 인버터회로(N3)를 통해서 난드게이트회로(G2, G3)의 한쪽의 입력에 공급된다. 이들 난드게이트회로(G3, G2)는 인버터회로(N8, N9)와 대응하여 있고, 그 출력신호가 출력 트랜지스터(T1)의 베이스와 에미터에 공급된다. 이 트랜지스터(T1)의 에미터에서 N채널형의 컬럼 스위치 트랜지스터를 제어하는 선택신호(YS)가 형성되어, 인버터회로(N4)를 통해서 P채널형의 컬럼 스위치 트랜지스터를 제어하는 선택신호()가 형성된다.

이 실시예에서는, CMOS 회로에 있어서는 출력신호의 하이레벨이 P채널형 MOSFET의 도통에 의해 형성된다. P채널형 MOSFET는 단위 사이즈당의 전류구동 능력이 적게된다. 그러므로, 상기와 같은 바이폴라형 트랜지스터를 이용해서 액티브 레벨이 하이레벨로 된 선택신호(YS)의 입상함을 고속으로 한다.

그것에 대해서, 로우레벨이 액티브 레벨로 되는 선택신호()는 단위사이즈당의 전류구동능력이 큰 N채널형 MOSFET에 의해 형성되므로서 상기 CMOS 인버터회로(N4)에 의해 직접 형성된다.

상기 인버터회로(N3)의 출력신호와 프리디코더회로(PDCR)의 인버터회로(N10)의 출력신호들은 앤드게이트 회로(G4)에 공급된다.

이 앤드게이트 회로(G4)의 출력신호와, 제어신호()를 받아서 인버터회로(N5)의 출력신호들은 노어게이트회로(G5)의 입력에 공급된다. 이 노어게이트회로(G5)의 출력신호는 인버터회로(N6)를 통해서 부하 MOSFET(풀엎)에 공급되는 제어신호()로 해서 출력된다. 이 경우에도, 로우레벨이 액티브 레벨로 된 신호()을 출력하는 것이므로서, 상기 같은 모양으로 CMOS 인버터회로(N6)에 의해 출력신호가 형성된다.

상기 프리디코더(PDCR)에 의해 형성된 디코더 출력은, 상기 1/8의 프리디코더신호(CA1')를 받은 다른 디코더회로(UDCR1)등을 포함해서 나머지 7개의 디코더회로에 공통으로 공급된다. 하나의 메모리 매트에서 8개의 디코더 회로에서는 상기 프리디코더 회로(PDCR)의 출력을 공통으로 해서, 3비트의 어드레스신호(A5∼A3)에서 형성되는 8개 그대로의 디코더 출력의 어느 쪽인가 공급되는 것에 의해, 하나의 유니트에 대응한 컬럼선택신호(YS,) 및 라이트인에이블 신호()에 의해, 상기와 같은 기입이 행해지는 유니트의 부하 MOSFET를 오프상태로 하는 제어신호()를 형성할 수 있다.

그리고, 상기 퓨즈(F)를 절단하면, 그 제어신호()의 로우레벨에 의해, 컬럼선택신호(YS)가 로우례벨로, ()가 하이레벨로 고정되어 컬럼 스위치 MOSFET가 오프상태로 유지됨과 동시에, 신호()가 하이레벨로 고정되어 부하 MOSFET가 오프상태로 유지묀다. 이것에 의해 불량셀에 있어서 상보 데이터선과의 사이에서 직류전류를 흐르도록한 전류통로가 있어도, 상기와 같은 상보 데이터선을 실질적으로 분리하는 것에 의해 직류전류가 흐르는 것을 저지할 수 있는 것으로 된다.

나머지 3비트의 어드레스신호(A0∼A2)는, 상기 유니트 중의 하나의 상보 데이더선을 선택하기 위해서 이용된다. 예를들면, 8비트의 단위로의 메모리 억세스가 행하여지는 것에는, 이들의 어드레스 신호는 축퇴된다. 4비트의 단위에서의 메모리 억세스가 행하여 지는 것에는 하위 2비트의 어드레스 신호(A0, A1)가 축퇴된다.

이와같은 비트의 구성은 본딩옵션등에 의한 절환가능하게 된다.

제6도에는, 용장회로에 설치된 디코더 회로의 일실시예의 회로도가 나타나 있다.

이 실시예는, 상기 제5도에 나타난 정규회로의 디코더회로에 대응하고 있다. 그러므로, 같은 논리기능을 가진 게이트회로에는 같은 회로기호가 부가되어져 있다.

용장회로는, 정규회로와는 역으로 퓨즈수단(F)의 절단에 의한 회로가 활성화 된다. 이 때문에, 상기와 같은 퓨즈회로의 출력에 인버터회로(N11)를 추가하여, 퓨즈수단(F)가 절단되면, 하이레벨의 액티브 레벨로 되는 제어신호(EN)가 형성된다. 불량유니트의 어드레스에 대응한 프리디코드 출력신호가 공급되는 난드게이트 회로에는 1/8의 프리디코디중 어느 쪽인가룰 선택하기 위한 8개의 퓨즈수단이 설치된다. 이 8개의 퓨즈수단중 불량유니트의 어드레스에 대응한 것을 제외한 7개의 퓨즈가 절단되는 것에 의해, 그 어드레스 기억이 행해진다.

이 용장회로를 16개의 메모리 매트의 어느쪽인가의 블량유니트의 구제에 이용할 수 있도록 하기 위해, 난드 게이트회로(G6)의 입력에는, 상기 프리디코더출력(CA3, CA2)에 대응해서 각각 1/4씩의 프리디코더 출력의 선택을 행하는 4개씩의 퓨즈수단이 설치되어 있다. 이것에 의해, 불량유니트가 존재하는 메모리 매트의 어드레스 기억이 행하여 진다.

상기 불량 어드레스 기억을 행하는 퓨즈수단이 절단되지 않는 상태에 있어서, 상기 프리디코드 출력의 경합을 방지하기 위해서, 그 입력측에 스위치가 설치되어 있다. 이 스위치는 특별히 제한되지 않으나, 상기 컬럼 스위치와 같은 모양으로 N채널형 MOSFET와 P채널형 MOSFET들을 병열접속한 CMOS 스위치 회로로 구성된다. 이 CMOS 스위치는 상기 제어신호(EN)에 의해 스위치 제어된다.

상기 퓨즈수단(F)을 절단하지 않는 상태에서는, 제어신호(EN)가 로우레벨로된 상기 스위치를 오프상태로 한다. 이것에 의해, 각각의 프리디코더 출력이 불량어드레스 기억용의 퓨즈수단을 통해서 경합하여 버리는 것은 없다.

그리고, 이 용장회로를 결합구제에 이용하는 경우에는, 상기 퓨즈수단(F)이 절단되어서 제어신호(EN)가 하이레벨로 된다. 이것에 의해, 상기 스위치는 온상태로 된다. 이 때에는 각각의 프리디코더 출력에 대해서 하나의 퓨즈수단을 남겨서, 다른 퓨즈수단이 절단 되어서 어드레스 기억과 동시에 그의 불량 어드레스에의 억세스가 검출된다.

또한, 상기 스위치는 퓨즈수단의 출력측(공통접속검출)에 설치된 구성으로 해도 좋다. 용장회로를 4개의 메모리 매트의 무언가의 불량유니트의 구제에 이용하도록 한 경우에는 난드게이트 회로(G6)의 한쪽의 입력에는, 어드레스신호(A9, A7)에 의해 형성된 프리디코더 출력이 고정적으로 공급된다. 이 구성에서는, 하나의 용장회로에 설치되어 있는 퓨즈수단의 수를 4개 감소시킬 수 있다. 이와같이 용장회로의 사용효율과, 필요한 퓨즈수단의 수와는 상반하는 관계가 있다.

따라서, 용장회로와 어느 범위까지의 메모리 매트까지 결함가능하게 가는 불량발생율과 퓨즈수단에 할당가능한 전유면적에서 최적치가 선택되도록 된다.

불량유니트에 대신해서 사용되는 용장회로에 있어서도, 라이트인에이블신호()를 입력하여, 그의 용장회로에 기입이 행해질 때에는 부하 MOSFET를 오프상태로 한다. 이것에 의해, 기입앰프에 의해 형성된 기입신호가 공통 상보 데이터선, 컬럼 스위치를 통해서 상보 데이터선에 전달되면, 기입앰프의 출력 임피이던스를 그 정도 적게하는 것이 없이, 상보 데이터선의 신호진폭을 크게 할 수 있으므로 고속기입이 가능하게 된다.

또, 기입후의 상보 데이터선의 라이트리커버리는 부하 MOSFET이 콘덕턴스를 비교적 크게 설정하는 것에 의해 기입 종료후의 부하 MOSFET의 온상태에 의해 고속으로 행해진다. 이것은, 정규회로의 각 유니트에 있어서도 같은 모양이다. 상기와 같은 기입방식은 상기와 같은 결합구제 기술과는 독립해서 이용할 수 있다. 즉, 컬럼 스위치에 근접해서 부하 MOSFET를 배치한다 하는 구성을 채택하는 것에 의해, 부하 MOSFET를 컬럼 스위치에 공급되는 선택신호를 형성하는 디코더의 출력신호를 이용해서 간단히 제어할 수 있기 때문이다. 즉, 상기 실시예와 같은 디코더회로에 기입동작을 지시하는 라이트인에이블신호() 등을 공급해서 상기 컬럼 선택신호와를 조합시키는 것에 의해 실제로 기입이 행해지는 상보데이터선에 대응한 부하 MOSFET를 오프로 할 수 있다.

이것에 의해, 상보 데이터선의 각각에 하나의 부하 MOSFET를 사용하여, 그의 콘덕턴스를 독출만을 고려해서 비교적 크게 설정해서 독출시의 신호진폭을 제한해서 독출의 고속화롤 도모하면서, 기입동작의 때에 부하 MOSFET를 오프상태로 해서 고속기입이 가능하게 된다. 또, 상기와 같은 부하 MOSFET의 콘덕턴스가 비교적 크게 설정되는 것에 의해 별도의 라이트리커버리 회로를 설치하는 것이 없이, 기입후의 독출동작도 고속으로 할 수 있다.

상기의 실시예에서 얻어진 작용효과는 아래와 같다. 즉,

(1) 복수쌍의 상보 데이터선으로 된 유니트 단위로 각각 대응하는 상보 데이터선을 공통 상보 데이터선에 접속하는 컬럼 선택회로와, 상기 유니트에 대응한 상보 데이터선쌍과 컬럼 선택회로로 된 용장회로들을 설치함과 동시에 상기 컬럼선택회로측에 근접해서 상보 데이터선의 부하 MOSFET에 배치하여, 퓨즈수단의 절단에 의해 디코더 회로에 의한 컬럼 선택동작을 금지함과 동시에 부하 MOSFET를 오프상태로 하여, 퓨즈수단의 선택적인 절단에 의해 불량 어드레스를 기억한 용장용 디코더에 의해 불량 어드레스의 억세스를 검출하여 용장회로의 컬럼 선택 회로의 컬럼 선택회로의 선택동작을 행해지게 된다.

이 구성에서는, 불량 유니트에서는 상보 데이터선이 실질적으로 격리되므로서 여기에서의 직류누설 전류의 발생을 방지되어, 상기 유니트 단위에서의 용장회로에의 절환을 행하는 것에 의해, 메모리 어레이로 상보 데이터선의 배열을 희생하지 않고, 상기와 같은 퓨즈수단을 포함하는 절환회로를 효율좋게 형성할 수 있다는 효과가 얻어진다.

(2) 용장회로를 복수의 메모리 매트에 대해서 공통으로 이용하도록 하는 것에 의해, 용장회로의 사용효율, 바꾸어 말하면 단위 용장회로에 의한 결함구제율을 높힐수 있다하는 효과가 얻어진다.

(3) 불량발생시에 부하 MOSFET를 오프상태로 하는 신호선과 논리회로를 이용하여, 기입동작때에 실제로 기입이 행해지는 부하 MOSFET를 오프상태로 하는 것에 의해, 기입동작의 고속화가 가능하게 된다하는 효과가 얻어진다.

(4) 부하 MOSFET를 컬럼 선택회로측에 근접해서 설치함과 동시에 그의 콘덕턴스를 독출동작에 대응해서 비교적 크게 설정하어, 컬럼 선택을 행하는 디코더 회로에 기입제어신호도 공급해서 기입동작때에 상기 부하 MOSFET를 오프상태로 하는 것에 의헤, 간단한 구성에 의해 기입/독출의 메모리 억세스의 고속화가 가능하게 된다하는 효과가 얻어진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거해서 구체적으로 설명했으나, 본 출원 발명은 상기 실시예에 한정되는 것이 아니고, 그의 요지를 일탈하지 않는 범위로 여러가지 변경가능 하다는 것은 언급할 필요도 없다.

예를들면, 불량어드레스는 퓨즈수단의 절단의 유무에 의해 정보보지를 행하는 랫치 회로와, 그의 기억정보와 어드레스 신호와를 배타적 논리화 회로와 논리화 회로를 이용한 비교기에 의해 비교하는 구성을 채택하여도 좋다. 퓨즈수단을 폴리실리콘층과 가는 알루미늄 배선을 이용하여, 그것을 레이져 광등과 같은 에너지 빔에 의해 절단하는것 이외에, 폴리실리콘층에 비교적 큰 전류를 흘려서 용해절단 시키는 것과 혹은 폴리실리콘층에 레이져 아닐링을 시행해서 그의 저항치를 변화시키는 것에 의해 등가적으로 절단하는 것과 같은 모양인 전기적 특성의 변화가 생기도록 하는 등의 여러가지의 실시예의 형태를 채택할 수 있다.

스태이틱형 RAM의 반도체 칩상의 레이 아웃트는 상기 실시예 이외, 메모리 매트군을 칩의 중앙부에 배치하고, 주변회로를 칩의 주변에 배치하는 등 여러가지의 실시형태를 채택할 수 있다.

스태이틱형 RAM의 주변회로는 CMOS회로와 바이폴라형 트랜지스터를 조합시킨 Bi-CMOS 회로로 구성되어도 좋다. 입출력 인터페이스는, CMOS 인터페이스 이외에 TTL 인터페이스 혹은 ECL 인터페이스를 채택하여도 좋다. 또한, ECL 인터페이스를 채택하는 경우에는 동작 전압으로 해서는 부전압-VEE가 이용된다.

저소비 전력화와 고속화를 위하여 내부회로의 동작전압을 3V 정도로 낮게 설정하여도 좋다. 이 경우, 5V계의 스태이틱형 RAM과의 호환성을 갖게 하기 위해서 외부에서 5V계의 전원전압을 공급하여, 그것을 3V정도의 전압으로 하여도 좋다. 이 경우에는, 입력버퍼와 출력버퍼에는 5V계의 신호를 변환하기 위한 레벨변환기능이 부가되었다. 본 발명은, 스태이틱형 RAM으로 해서 폭넓게 이용할 수 있다.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻어진 효과를 간단하게 설명하면, 다음과 같다. 즉, 복수쌍의 상보 데이터선으로 된 유니트 단위로 각각 대응하는 상보 데이터선을 공통 상보 데이터선에 접속하는 컬럼 선택신호와 상기 유니트에 대응한 상보 데이터선쌍과 컬럼 선택회로로 된 용장회로들을 설치함과 동시에 상기 컬럼 선택회로측에 근접해서 상브 데이터선의 부하 MOSFET 배치하여, 퓨즈수단의 절단에 의해 디코더회로에 의한 컬럼 선택동작을 금지하는 것과 함께 부하 MOSFET를 오프상태로 하여, 퓨즈수단의 선택적인 절단에 의해 불량어드레스를 기억한 용장용 디코더에 의해 불량어드레스에의 억세스를 검출해서 용장회로의 컬럼 선택회로의 선택동작을 행해지게 된다.

이 구성에서는 불량유니트에서는 상보 데이터선이 실질적으로 격리 되므로서, 거기에서의 직류누설전류의 발생을 방지되어, 상기 유니트단위에서의 용장회로에의 절환을 행하는 것에 의해, 메모리 어레이로 상보 데이터의 배열을 희생함이 없이, 상기와 같은 퓨즈수단을 포함 절환회로를 효율좋게 형성할 수 있어, 기입시에 상기 부하 MOSFET를 오프상태로 하는것에 의해 고속기입이 가능하게 된다.

Claims (12)

1. 복수쌍의 상보 데이터선으로 된 유니트 단위로 각각 대응하는 상보 데이터선을 공통 상보 데이터선에 접속하는 컬럼 선택회로와, 상기 유니트에 대응한 상보 데이터선쌍과 컬럼 선택회로로 된 용장회로와, 상기 컬럼 선택회로측에 근접해서 배치된 상보 데이터선의 부하를 구성하는 MOSFET와, 퓨즈수단을 구비하여 그의 절단에 의해 컬럼 선택동작이 금지되는 디코더회로와, 상기 퓨즈수단의 절단에 의해 상기 부하를 구성하는 MOSFET를 오프상태로 하는 부하제어회로와, 상기 퓨즈수단의 선택적인 절단에 의해 불량 어드레스를 기억하고, 기억된 불량 어드레스의 억세스에 대응해서 컬럼 선택회로의 선택동작을 행하는 용장용 디코더 회로와를 구비하여 되는 것을 특징으로 하는 스태이틱형 RAM.
2. 상기 불량 어드레스 기억은 퓨즈수단에 의해 등가적으로 불량어드레스에 대응한 내부 어드레스신호 또는 프리디코더 신호를 전달하는 신호경로를 구성하는 것을 특징으로 하는 스태이틱형 RAM.
3. 제2항에 있어서, 상기 컬럼 디코더회로에는, 기입제어신호도 공급되어서 기입동작때에 선택이 지시된 유니트에 대응한 부하를 구성하는 MOSFET를 오프상태로 되는 기능이 부가된 것을 특징으로 하는 스태이틱형 RAM.
4. 제3항에 있어서, 하나의 메모리 매트는 복수 유니트에 의해 구성되고, 주워드선과 메모리 매트에 대응한 선택신호를 받는 서브워드 드라이버에 의해 선택되는 메모리 매트의 워드선을 가지며, 주워드선은 메인워드 드라이버에 의해 복수의 메모리 매트에 대해서 공통으로 설치되고, 이 메인워드 드라이버를 중심으로 해서 복수 유니트에 대응한 용장회로가 설치되는 것을 특징으로 하는 스태이틱형 RAM.
5. 상보 데이터선을 공통 상보 데이터선에 접속하는 컬럼 선택회로와, 상기 컬럼 선택회로측에 근접해서 배치되고 상보 데이터선의 부하를 구성하는 MOSFET와, 어드레스 신호를 받아서 상기 컬럼 선택회로의 선택신호를 형성하는 디코더 회로와, 상기 디코더회로의 출력신호와 기입제어신호들을 받아서 기입동작이 행해지는 상보 데이터선에 대응한 부하 MOSFET를 오프상태로 하는 논리회로와를 구비하여 되는 스태이틱형 RAM.
6. 상보데이터선과, 상기 상보데이터선의 부하 MOSFET쌍과, 상기 상보데이터선에 결합된 스태이틱형 메모리셀과, 공통 상보데이터선과, 상기 상보데이터선과 상기 공통 상보데이터선의 사이에 설치된 스위치 MOSFET쌍과, 상기 스위치 MOSFET쌍 및 상기 부하 MOSFET쌍에 대한 제어신호를 출력하는 제어회로를 가지고, 상기 부하 MOSFET 쌍은 상기 스태이틱형 메모리셀과 상기 스위치 MOSFET쌍의 사이에 배치되고, 상기 상보데이터선이 결함 데이터선인 경우에 상기 제어회로는 상기 스위치 MOSFET쌍 및 부하 MOSFET쌍을 오프상태로 고정하는 스태이틱형 RAM.
7. 제6항에 있어서, 상기 제어회로는 퓨즈 수단을 가지고, 상기 퓨즈수단의 절단에 의해 상기 스위치 MOSFET쌍 및 부하 MOSFET쌍이 오프 상태로 고정되는 스태이틱형 RAM.
8. 제7항에 있어서, 상기 스위치 MOSFET쌍과 부하 MOSFET쌍은 이웃하여 배치되는 스태이틱형 RAM.
9. 복수의 상보 데이터선과, 복수의 공통 상보데이터선과, 상기 복수의 상보 데이터선의 각각에 대응하여 설치된 부하 MOSFET쌍과, 상기 복수의 상보데이터선의 각각에 대응하여 설치된 스태이틱형 메모리셀과, 상기 복수의 상보 데이터선과 상기 복수의 공통 상보 데이터선의 사이에 각각 설치된 스위치 MOSFET상과, 상기 부하 MOSFET쌍의 각각에 제1공통제어 신호를 공급하고, 상기 스위치 MOSFET쌍의 각각에 제2공통제어신호를 공급하는 제어회로를 가지고, 상기 제어회로는 퓨즈 수단을 가지고, 상기 퓨즈수단의 절단에 의해 상기 부하 MOSFET쌍 및 스위치 MOSFET쌍이 오프 상태로 고정되는 스태이틱형 RAM.
10. 제9항에 있어서, 상기 복수의 상보 데이터선에 대응하여 설치되는 복수의 용장상보 데이터선을 더 포함하고, 상기 복수의 상보데이터선을 대신하여 상기 복수의 용장 상보데이터선이 사용되는 구성인 경우에 상기 스위치 MOSFET쌍 및 부하 MOSFET쌍이 오프상태로 고정되는 스태이틱형 RAM.
11. 제10항에 있어서, 상기 부하 MOSFET쌍은 상기 스위치 MOSFET쌍과 상기 스태이틱형 메모리셀과의 사이에 배치되는 스태이틱형 RAM.
12. 제11항에 있어서, 각 상보 데이터선에 대응하는 상기 스위치 MOSFET쌍과 부하 MOSFET쌍은 이웃하여 배치되는 스태이틱형 RAM.