KR910005320A - 용장구성을 갖는 반도체 기억 장치 - Google Patents
용장구성을 갖는 반도체 기억 장치 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 기억 장치의 첫번째 실시예를 도시한 블록선도.
제3도는 제2도의 일부 반도체 기억 장치를 도시한 블록선도.
Claims (8)
- 반도체 기억장치에 있어서, 메인 메모리 셀 어레이의 각각에 행렬 형식으로 배열하여 데이타를 저장하는 다수의 메모리 셀(15-17), 열방향으로 메인 메모리 셀 어레이에 정렬한 메모리 셀 그룹에 대하여 메인 메모리 셀 어레이를 통하여 연장하기 위하여 다수의 메인 메모리 셀 어레이(102-104) 각각에 제공된 다수의 첫번째 워드라인(DWL), 행 방향으로 메인 메모리 셀 어레이에 정렬된 메모리 셀 그룹에 대하여 메인 메모리 셀 어레이를 통하여 연장하기 위하여 다수의 메인 셀 어레이(102-104) 각각에 제공된 다수의 첫번째 비트라인(BL,), 메인메모리 셀어레이 각각에 하나의 워드라인에 대응하는 각각의 공통 워드라인, 다수의 메인 메모리 셀 어레이를 통하여 연장된 다수의 공통 워드라인(MWL)을 포함하는 다수의 메일 메모리 셀 어레이(102-104), 하나의 메인 메모리 셀 어레이의 열 방향으로 정렬된 첫번째 그룹의 메모리 셀을 어드레싱하는 첫번째 어드레스 데이타(ADDRESS1)로 공급되고, 선택된 공통 워드라인에 선택신호를 공급함으로써 거기에 공급된 첫번째 어드레스 데이타에 대하여 어드레스된 첫번째 그룹의 메모리 셀에 대응하는 하나의 공통 워드라인을 어드레싱 하기 위한 다수의 공통 워드라인들(DWL)에 연결된 열 어드레싱수단(24,19), 메인 메모리 셀 어레이 각각에 다수의 공통 워드라인에 연결하기 위하여 해당하는 다수의 메인 메모리 셀 어레이(102-104)에 제공된 다수의 스위칭 수단(20-22), 메인 메모리 셀 어레이 각각에 있어서, 선택 신호가 하나의 메인 메모리 셀어레이를 어드레싱하는 제어신호에 대하여 워드라인(DWL)에 대응하는 열 어드레싱 수단(19,24)로부터 공급되어서 워드라인을 어드레싱하는 하나의 공통 워드라인(MWL)을 선택적으로 연결한 스위칭 수단, 어드레스된 메인 메모리 셀 어레이의 행방향으로 정렬된 두개의 그룹의 메모리 셀과 하나에 메인 메모리 셀 어레이(102-104)를 어드레싱하는 두번째 어드레스 데이타(ADDRESS2)로 공급되고, 거기에 공급된 두번째 어드레스 데이타(ADDRESS2)에 대하여 스위칭 수단(20-22)에 공급된 첫째로 언급한 제어신호를 발생시킴으로써 어드레스된 메인 메모리 어레이셀(102-104)을 어드레싱하고, 거기에 공급된 두번째 어드레스 데이타(ADDRESS2)에 대하여 두번째 제어신호를 발생시킴으로써 어드레스된 메모리셀 어레이(102-104)에서 어드레스된 두번째 그룹의 메모리 셀에 대응하는 하나의 비트라인(BL,)을 더 어드레싱하는 칼럼 어드레싱 수단(25,111-113), 첫번째 그룹과 두번째 그룹이 메모리셀에서 공통적으로 포함된 메모리 셀로서 어드레스된 메모리 셀을 규정하는 상기 첫번째 어드레스 데이타와 상기 두번째 어드레스 데이타, 결점이 있는 메모리 셀이 메인 메모리 셀 어레이에 연결되어 메인 메모리 셀의 비트라인을 어드레싱하는 소정의 두번째 어드레스 데이타가 칼럼 어드레싱 수단에 공급될 때 두번째 어드레스 데이타가 컬럼 어드레싱 수단에 공급될 때 두번째 제어신호를 억제하으로써 거기에서 비트라인과 메인 메모리 셀의 어드레싱을 선택적으로 금지하는 첫번째 프로그램어블 수단(90a, 90b)로 이루어진 상기 칼럼 어드레싱 수단(15,111-113), 컬럼 어드레싱 수단(111-113)으로 부터 거기에 공급된 두번째 제어신호에 대하여 메인 메모리 셀 어레이의 어드레스된 메모리 셀에 저장된 데이타를 판독하기 위하여 메인 메모리 셀 어레이의 비트라인에 연결된 데이타 판독수단(94,95), 컬럼 어드레스 수단(111-113)으로 부터 거기에 공급된 두번째 제어신호에 대하여 메인 메모리 셀 어레이의 어드레스된 메모리 셀에 데이타를 기록하기 위하여 메인 메모리 셀 어레이의 비트라인에 연결된 데이타 기록수단(92,93)으로 이루어지고, 데이타를 저장하기 위하여 다수의 메모리 셀(18)이 행렬형식으로 배열되는 용장 메모리 셀어레이(105);열 방향으로 용장 메모리 셀 어레이에 정렬된 그룹의 메모리 셀에 대응하는 용장 메모리 셀 어레이를 통하여 연장하기 위하여 용장 메모리 셀 어레이(105)에 제공된 다수의 두번째 워드라인(DWL);행 방향으로 용장 메모리 셀에 정렬된 그룹의 메모리 셀에 대응하는 용장 메모리 셀 어레이를 통하여 연장하기 위하여 용장 메모리 셀(105)에 제공된 다수의 두번째 비트라인(BL,);용장 메모리 셀 어레이(105)에서 워드라인(DWL)에 대응하는 각각의 공통 워드라인(MWL), 용장 메모리 셀 어레이(105)를 통하여 연장된 다수의 공통 워드라인(MWL);선택신호가 용장 메모리 셀의 워드라인을 어드레싱하기 위하여 용장 메모리 셀(18)의 워드라인(DWL)에 대응하는 로우 어드레싱 수단(19,24)으로 부터 공급되고, 용장 메모리 셀 어레이에서 공통 워드라인(MWL)을 선택적으로 연결하고, 용장 메모리 셀 어레이(105)에 대응하여 제공된 상기 다수의 스위치 수단(23);거기에 공급된 두번째 어드레스 데이타에 대하여 용장 메모리 셀 어레이(105)에서 하나의 비트라인(BL,BL)을 어드레싱하기 위하여 어드레스된 메인 메모리 셀 어레이에서 행방향으로 정렬된 두번째 그룹의 메모리 셀과 하나의 메인 메모리 셀 어레이를 어드레싱하는 두번째 어드레스 데이타(ADDRESS2)로 공급되고, 소정의 두번째 어드레스 데이타가 세번째 제어신호를 발생시킴으로써 용장 칼럼 어드레싱 수단에 공급될때만 용장 메모리 셀 어레이에 비트라인이 어드레싱을 인에이블하기 위하여 두번째 프로그램어블 수단(90c-90e)을 갖는 용장 컬럼 어드레싱 수단(25,114), 여기서 상기 데이타 기록수단(92,93)은 용장 컬럼 어드레싱 수단의 두번째 프로그램어블 수단(90c-90e)으로 부터 공급된 세번째 제어신호에 대하여 용장 메모리 셀 어레이에서 용장 메모리 셀에 데이타를 기록하기 위하여 용장 메모리 셀 어레이(105)의 비트라인에 더 연장되고, 여기서 상기 데이타 판독 수단(94,95)는 세번째 제어신호에 대하여 용장 메모리 셀 어레이에서 용장 메모리 셀로 부터 데이타를 판독하기 위하여 용장 메모리 셀 어레이(105)의 비트라인에 연결되는 것을 특징으로 하는 반도체 기억장치.
- 청구범위 제1항에 있어서, 데이타 판독수단이 메인 메모리 셀 어레이(102-104)에 대응하고, 대응하는 요장 메모리 셀 어레이(105)에 제공되고, 각각의 메인 메모리 셀 어레이에서 대응하는 비트라인(BL,)에 연결되고, 그리고 용장 메모리 셀 어레이(105)에서 대응 비트라인(BL,)에 연결되고, 거기로 연결된 비트라인상의 데이타를 판독하기 위하여 컬럼어드레싱 수단(25,111-113)으로 부터 공급된 두번째 제어신호에 대하여 구동된 메인 메모리 셀 어레이(102-104)에 제공되고, 거기에 연결된 비트라인상의 데이타를 판독하는 두번째 프로그램어블 수단(90c-90f) 22r로 부터 세번째 제어신호에 대하여 변화하는 용장 메모리 셀 어레이(105)에 제공된 다수의 센스 증폭기(94,95)로 이루어진 것을 특징으로 하는 반도체 기억장치.
- 청구범위 제1항에 있어서, 데이타 기록수단이 메인 메모리 셀 어레이(102-104)에 대응하고, 대응 용장 메모리 셀 어레이(105)에 제공되고, 각각의 메인 메모리 셀 어레이에서 대응하는 비트라인에 연결되고, 용장 메모리 셀 어레이(105)에서 대응 비트라인에 연결되고, 거기로 연결된 비트라인에 공급된 데이타를 전송하기 위하여 컬럼어드레싱 수단에서 두번째 프로그램어블 수단으로 부터 공급된 두번째 제어신호에 대하여 구동되는 메인 메모리 셀 어레이(102-104)에 제공되고, 거기로 연결된 비트라인에서 공급된 데이타를 전송하기 위하여 용장 컬럼 어드레싱 수단에서 세번째 프로그래머블 수단(90c-90f)으로 부터 세번째 제어신호에 대하여 변화하는 대응 용장 메모리 셀 어레이(105)에 제공된 다수의 라이트 증폭기(92,93)로 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 청구범위 제2항에 있어서, 메인 메모리 셀 어레이(102-104)에서 상기 다수의 센스 증폭기(94,95) 각각이 메인 메모리 셀 어레이에서 메모리 셀 컬럼의 서브블록(SUBBLOCK 1, SUBBLOCK 2)을 형성하는 소정수의 비트라인을 포함하는 다수의 비트라인(BL,)에 제공되고, 용상 메모리 셀 어레이에서 용장 메모리 셀 컬럼의 서브블록(SUBBLOCK 3, SUBBLOCK 4)을 형성하는 상기 소정수의 비트라인을 포함하는 다수의 비트라인(BL,)에 제공되고, 용장 메모리 셀 컬럼에서 용장 메모리 셀 컬럼의 각각의 서브블록에 대응하고 메인 메모리 셀 어레이에서 메모리 셀 컬럼의 각각의 서브블록에 대응하는 컬럼 선택 수단(96-99)에 제공되고, 상기 컬럼 선택수단이 서브블록에 대응하는 센스 증폭기의 서브블록에서 하나의 비트라인을 선택적으로 연결하기 위하여 두번째 어드레스 데이타를 제공하는 것을 특징으로 하는 반도체 기억장치.
- 청구범위 제3항에 있어서, 메인 메모리 셀 어레이(102-104)에서 상기 다수의 라이트 증폭기(92,93) 각각 이 메인 메모리 셀 어레이에서 메모리 셀 컬럼의 서브블록(SUBBLOCK 1, SUBBLOCK 2)을 형성하는 소정수의 비트라인을 포함하는 다수의 비트라인(BL,)에 제공되고, 용상 메모리 셀 어레이(105)에서 상기 다수의 라이트 증폭기(92,93) 각각이 용장 메모리 셀 어레이에서 용장 메모리 셀 컬럼의 블록(SUBBLOCK 3, SUBBLOCK 4)을 형성하는 상기 소정수의 비트라인을 포함하는 다수의 비트라인(BL,)에 제공되고, 용장 메모리 셀 컬럼 각각에 대응하고 메인 메모리 셀 어레이에서 메모리 셀 컬럼의 각각의 서브블록에 대응하는 컬럼 선택 수단(96-99)에 제공되고, 상기 컬럼 선택수단이 서브블록에 대응하는 라이트 증폭기의 서브블록에서 하나의 비트라인을 선택적으로 연결하기 위하여 두번째 어드레스 데이타로 제공되는 것을 특징으로 하는 반도체 기억장치.
- 청구범위 제1항에 있어서, 용장 메모리 셀 어레이에 제공된 상기 다수의 스위칭 수단(23)이 공통 워드라인에 대응하는 연장 메모리 셀 어레이(105)의 워드라인(DWL)에 의해 전송되는 공통 워드라인(MWL)상의 선택신호에 의해 제어될지라도, 선택신호가 공통 워드라인에 공급되는 것을 특징으로 하는 반도체 기억장치.
- 청구범위 제6항에 있어서, 상기 스위칭 수단이 공통 워드라인(MWL)에 연결된 첫번째 입력단자, 워드라인(DWL)에 연결된 출력단자와 바이어스 전원에 연결된 두번째 입력단자를 갖는 논리 게이트 디바이스(23)로 이루어지므로 첫번째 입력단자에 공급된 신호가 그 출력단자에 전송되는 것을 특징으로 하는 반도체 기억장치.
- 청구범위 제6항에 있어서, 상기 스위칭 수단이 공통 워드라인(MWL)에 연결된 첫번째 입력단자, 워드라인(DWL)에 연결된 출력단자와 두번째 입력단자를 갖는 논리 게이트 디바이스(23)로 이루어지고, 여기서 논리 게이트 디바이스의 두번째 입력단자에 연결된 출력단자에 갖는 제어수단(301)이 제공되고, 논리 게이트 디바이스를 거쳐 워드라인에 대응하는 공통 워드라인상의 선택 신호의 전송이 두번째 어드레스 데이타에 대하여 성취되도록 하기 위하여 상기 제어 수단이 두번째 입력단에 공급하도록 신호를 발생시키는 두번째 어드레스 데이타로 공급되는 것을 특징으로 하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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