KR910005320A - 용장구성을 갖는 반도체 기억 장치 - Google Patents

용장구성을 갖는 반도체 기억 장치 Download PDF

Info

Publication number
KR910005320A
KR910005320A KR1019900011972A KR900011972A KR910005320A KR 910005320 A KR910005320 A KR 910005320A KR 1019900011972 A KR1019900011972 A KR 1019900011972A KR 900011972 A KR900011972 A KR 900011972A KR 910005320 A KR910005320 A KR 910005320A
Authority
KR
South Korea
Prior art keywords
memory cell
cell array
redundant
main memory
column
Prior art date
Application number
KR1019900011972A
Other languages
English (en)
Other versions
KR940007946B1 (ko
Inventor
요시노리 오까지마
Original Assignee
야마모또 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모또 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모또 다꾸마
Publication of KR910005320A publication Critical patent/KR910005320A/ko
Application granted granted Critical
Publication of KR940007946B1 publication Critical patent/KR940007946B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

용장구성을 갖는 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 기억 장치의 첫번째 실시예를 도시한 블록선도.
제3도는 제2도의 일부 반도체 기억 장치를 도시한 블록선도.

Claims (8)

  1. 반도체 기억장치에 있어서, 메인 메모리 셀 어레이의 각각에 행렬 형식으로 배열하여 데이타를 저장하는 다수의 메모리 셀(15-17), 열방향으로 메인 메모리 셀 어레이에 정렬한 메모리 셀 그룹에 대하여 메인 메모리 셀 어레이를 통하여 연장하기 위하여 다수의 메인 메모리 셀 어레이(102-104) 각각에 제공된 다수의 첫번째 워드라인(DWL), 행 방향으로 메인 메모리 셀 어레이에 정렬된 메모리 셀 그룹에 대하여 메인 메모리 셀 어레이를 통하여 연장하기 위하여 다수의 메인 셀 어레이(102-104) 각각에 제공된 다수의 첫번째 비트라인(BL,), 메인메모리 셀어레이 각각에 하나의 워드라인에 대응하는 각각의 공통 워드라인, 다수의 메인 메모리 셀 어레이를 통하여 연장된 다수의 공통 워드라인(MWL)을 포함하는 다수의 메일 메모리 셀 어레이(102-104), 하나의 메인 메모리 셀 어레이의 열 방향으로 정렬된 첫번째 그룹의 메모리 셀을 어드레싱하는 첫번째 어드레스 데이타(ADDRESS1)로 공급되고, 선택된 공통 워드라인에 선택신호를 공급함으로써 거기에 공급된 첫번째 어드레스 데이타에 대하여 어드레스된 첫번째 그룹의 메모리 셀에 대응하는 하나의 공통 워드라인을 어드레싱 하기 위한 다수의 공통 워드라인들(DWL)에 연결된 열 어드레싱수단(24,19), 메인 메모리 셀 어레이 각각에 다수의 공통 워드라인에 연결하기 위하여 해당하는 다수의 메인 메모리 셀 어레이(102-104)에 제공된 다수의 스위칭 수단(20-22), 메인 메모리 셀 어레이 각각에 있어서, 선택 신호가 하나의 메인 메모리 셀어레이를 어드레싱하는 제어신호에 대하여 워드라인(DWL)에 대응하는 열 어드레싱 수단(19,24)로부터 공급되어서 워드라인을 어드레싱하는 하나의 공통 워드라인(MWL)을 선택적으로 연결한 스위칭 수단, 어드레스된 메인 메모리 셀 어레이의 행방향으로 정렬된 두개의 그룹의 메모리 셀과 하나에 메인 메모리 셀 어레이(102-104)를 어드레싱하는 두번째 어드레스 데이타(ADDRESS2)로 공급되고, 거기에 공급된 두번째 어드레스 데이타(ADDRESS2)에 대하여 스위칭 수단(20-22)에 공급된 첫째로 언급한 제어신호를 발생시킴으로써 어드레스된 메인 메모리 어레이셀(102-104)을 어드레싱하고, 거기에 공급된 두번째 어드레스 데이타(ADDRESS2)에 대하여 두번째 제어신호를 발생시킴으로써 어드레스된 메모리셀 어레이(102-104)에서 어드레스된 두번째 그룹의 메모리 셀에 대응하는 하나의 비트라인(BL,)을 더 어드레싱하는 칼럼 어드레싱 수단(25,111-113), 첫번째 그룹과 두번째 그룹이 메모리셀에서 공통적으로 포함된 메모리 셀로서 어드레스된 메모리 셀을 규정하는 상기 첫번째 어드레스 데이타와 상기 두번째 어드레스 데이타, 결점이 있는 메모리 셀이 메인 메모리 셀 어레이에 연결되어 메인 메모리 셀의 비트라인을 어드레싱하는 소정의 두번째 어드레스 데이타가 칼럼 어드레싱 수단에 공급될 때 두번째 어드레스 데이타가 컬럼 어드레싱 수단에 공급될 때 두번째 제어신호를 억제하으로써 거기에서 비트라인과 메인 메모리 셀의 어드레싱을 선택적으로 금지하는 첫번째 프로그램어블 수단(90a, 90b)로 이루어진 상기 칼럼 어드레싱 수단(15,111-113), 컬럼 어드레싱 수단(111-113)으로 부터 거기에 공급된 두번째 제어신호에 대하여 메인 메모리 셀 어레이의 어드레스된 메모리 셀에 저장된 데이타를 판독하기 위하여 메인 메모리 셀 어레이의 비트라인에 연결된 데이타 판독수단(94,95), 컬럼 어드레스 수단(111-113)으로 부터 거기에 공급된 두번째 제어신호에 대하여 메인 메모리 셀 어레이의 어드레스된 메모리 셀에 데이타를 기록하기 위하여 메인 메모리 셀 어레이의 비트라인에 연결된 데이타 기록수단(92,93)으로 이루어지고, 데이타를 저장하기 위하여 다수의 메모리 셀(18)이 행렬형식으로 배열되는 용장 메모리 셀어레이(105);열 방향으로 용장 메모리 셀 어레이에 정렬된 그룹의 메모리 셀에 대응하는 용장 메모리 셀 어레이를 통하여 연장하기 위하여 용장 메모리 셀 어레이(105)에 제공된 다수의 두번째 워드라인(DWL);행 방향으로 용장 메모리 셀에 정렬된 그룹의 메모리 셀에 대응하는 용장 메모리 셀 어레이를 통하여 연장하기 위하여 용장 메모리 셀(105)에 제공된 다수의 두번째 비트라인(BL,);용장 메모리 셀 어레이(105)에서 워드라인(DWL)에 대응하는 각각의 공통 워드라인(MWL), 용장 메모리 셀 어레이(105)를 통하여 연장된 다수의 공통 워드라인(MWL);선택신호가 용장 메모리 셀의 워드라인을 어드레싱하기 위하여 용장 메모리 셀(18)의 워드라인(DWL)에 대응하는 로우 어드레싱 수단(19,24)으로 부터 공급되고, 용장 메모리 셀 어레이에서 공통 워드라인(MWL)을 선택적으로 연결하고, 용장 메모리 셀 어레이(105)에 대응하여 제공된 상기 다수의 스위치 수단(23);거기에 공급된 두번째 어드레스 데이타에 대하여 용장 메모리 셀 어레이(105)에서 하나의 비트라인(BL,BL)을 어드레싱하기 위하여 어드레스된 메인 메모리 셀 어레이에서 행방향으로 정렬된 두번째 그룹의 메모리 셀과 하나의 메인 메모리 셀 어레이를 어드레싱하는 두번째 어드레스 데이타(ADDRESS2)로 공급되고, 소정의 두번째 어드레스 데이타가 세번째 제어신호를 발생시킴으로써 용장 칼럼 어드레싱 수단에 공급될때만 용장 메모리 셀 어레이에 비트라인이 어드레싱을 인에이블하기 위하여 두번째 프로그램어블 수단(90c-90e)을 갖는 용장 컬럼 어드레싱 수단(25,114), 여기서 상기 데이타 기록수단(92,93)은 용장 컬럼 어드레싱 수단의 두번째 프로그램어블 수단(90c-90e)으로 부터 공급된 세번째 제어신호에 대하여 용장 메모리 셀 어레이에서 용장 메모리 셀에 데이타를 기록하기 위하여 용장 메모리 셀 어레이(105)의 비트라인에 더 연장되고, 여기서 상기 데이타 판독 수단(94,95)는 세번째 제어신호에 대하여 용장 메모리 셀 어레이에서 용장 메모리 셀로 부터 데이타를 판독하기 위하여 용장 메모리 셀 어레이(105)의 비트라인에 연결되는 것을 특징으로 하는 반도체 기억장치.
  2. 청구범위 제1항에 있어서, 데이타 판독수단이 메인 메모리 셀 어레이(102-104)에 대응하고, 대응하는 요장 메모리 셀 어레이(105)에 제공되고, 각각의 메인 메모리 셀 어레이에서 대응하는 비트라인(BL,)에 연결되고, 그리고 용장 메모리 셀 어레이(105)에서 대응 비트라인(BL,)에 연결되고, 거기로 연결된 비트라인상의 데이타를 판독하기 위하여 컬럼어드레싱 수단(25,111-113)으로 부터 공급된 두번째 제어신호에 대하여 구동된 메인 메모리 셀 어레이(102-104)에 제공되고, 거기에 연결된 비트라인상의 데이타를 판독하는 두번째 프로그램어블 수단(90c-90f) 22r로 부터 세번째 제어신호에 대하여 변화하는 용장 메모리 셀 어레이(105)에 제공된 다수의 센스 증폭기(94,95)로 이루어진 것을 특징으로 하는 반도체 기억장치.
  3. 청구범위 제1항에 있어서, 데이타 기록수단이 메인 메모리 셀 어레이(102-104)에 대응하고, 대응 용장 메모리 셀 어레이(105)에 제공되고, 각각의 메인 메모리 셀 어레이에서 대응하는 비트라인에 연결되고, 용장 메모리 셀 어레이(105)에서 대응 비트라인에 연결되고, 거기로 연결된 비트라인에 공급된 데이타를 전송하기 위하여 컬럼어드레싱 수단에서 두번째 프로그램어블 수단으로 부터 공급된 두번째 제어신호에 대하여 구동되는 메인 메모리 셀 어레이(102-104)에 제공되고, 거기로 연결된 비트라인에서 공급된 데이타를 전송하기 위하여 용장 컬럼 어드레싱 수단에서 세번째 프로그래머블 수단(90c-90f)으로 부터 세번째 제어신호에 대하여 변화하는 대응 용장 메모리 셀 어레이(105)에 제공된 다수의 라이트 증폭기(92,93)로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  4. 청구범위 제2항에 있어서, 메인 메모리 셀 어레이(102-104)에서 상기 다수의 센스 증폭기(94,95) 각각이 메인 메모리 셀 어레이에서 메모리 셀 컬럼의 서브블록(SUBBLOCK 1, SUBBLOCK 2)을 형성하는 소정수의 비트라인을 포함하는 다수의 비트라인(BL,)에 제공되고, 용상 메모리 셀 어레이에서 용장 메모리 셀 컬럼의 서브블록(SUBBLOCK 3, SUBBLOCK 4)을 형성하는 상기 소정수의 비트라인을 포함하는 다수의 비트라인(BL,)에 제공되고, 용장 메모리 셀 컬럼에서 용장 메모리 셀 컬럼의 각각의 서브블록에 대응하고 메인 메모리 셀 어레이에서 메모리 셀 컬럼의 각각의 서브블록에 대응하는 컬럼 선택 수단(96-99)에 제공되고, 상기 컬럼 선택수단이 서브블록에 대응하는 센스 증폭기의 서브블록에서 하나의 비트라인을 선택적으로 연결하기 위하여 두번째 어드레스 데이타를 제공하는 것을 특징으로 하는 반도체 기억장치.
  5. 청구범위 제3항에 있어서, 메인 메모리 셀 어레이(102-104)에서 상기 다수의 라이트 증폭기(92,93) 각각 이 메인 메모리 셀 어레이에서 메모리 셀 컬럼의 서브블록(SUBBLOCK 1, SUBBLOCK 2)을 형성하는 소정수의 비트라인을 포함하는 다수의 비트라인(BL,)에 제공되고, 용상 메모리 셀 어레이(105)에서 상기 다수의 라이트 증폭기(92,93) 각각이 용장 메모리 셀 어레이에서 용장 메모리 셀 컬럼의 블록(SUBBLOCK 3, SUBBLOCK 4)을 형성하는 상기 소정수의 비트라인을 포함하는 다수의 비트라인(BL,)에 제공되고, 용장 메모리 셀 컬럼 각각에 대응하고 메인 메모리 셀 어레이에서 메모리 셀 컬럼의 각각의 서브블록에 대응하는 컬럼 선택 수단(96-99)에 제공되고, 상기 컬럼 선택수단이 서브블록에 대응하는 라이트 증폭기의 서브블록에서 하나의 비트라인을 선택적으로 연결하기 위하여 두번째 어드레스 데이타로 제공되는 것을 특징으로 하는 반도체 기억장치.
  6. 청구범위 제1항에 있어서, 용장 메모리 셀 어레이에 제공된 상기 다수의 스위칭 수단(23)이 공통 워드라인에 대응하는 연장 메모리 셀 어레이(105)의 워드라인(DWL)에 의해 전송되는 공통 워드라인(MWL)상의 선택신호에 의해 제어될지라도, 선택신호가 공통 워드라인에 공급되는 것을 특징으로 하는 반도체 기억장치.
  7. 청구범위 제6항에 있어서, 상기 스위칭 수단이 공통 워드라인(MWL)에 연결된 첫번째 입력단자, 워드라인(DWL)에 연결된 출력단자와 바이어스 전원에 연결된 두번째 입력단자를 갖는 논리 게이트 디바이스(23)로 이루어지므로 첫번째 입력단자에 공급된 신호가 그 출력단자에 전송되는 것을 특징으로 하는 반도체 기억장치.
  8. 청구범위 제6항에 있어서, 상기 스위칭 수단이 공통 워드라인(MWL)에 연결된 첫번째 입력단자, 워드라인(DWL)에 연결된 출력단자와 두번째 입력단자를 갖는 논리 게이트 디바이스(23)로 이루어지고, 여기서 논리 게이트 디바이스의 두번째 입력단자에 연결된 출력단자에 갖는 제어수단(301)이 제공되고, 논리 게이트 디바이스를 거쳐 워드라인에 대응하는 공통 워드라인상의 선택 신호의 전송이 두번째 어드레스 데이타에 대하여 성취되도록 하기 위하여 상기 제어 수단이 두번째 입력단에 공급하도록 신호를 발생시키는 두번째 어드레스 데이타로 공급되는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900011972A 1989-08-04 1990-08-04 용장구성을 갖는 반도체 기억장치 KR940007946B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP1-203001 1989-08-04
JP?1-203001 1989-08-04
JP20300189 1989-08-04

Publications (2)

Publication Number Publication Date
KR910005320A true KR910005320A (ko) 1991-03-30
KR940007946B1 KR940007946B1 (ko) 1994-08-29

Family

ID=16466688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900011972A KR940007946B1 (ko) 1989-08-04 1990-08-04 용장구성을 갖는 반도체 기억장치

Country Status (5)

Country Link
US (1) US5083294A (ko)
EP (1) EP0411626B1 (ko)
JP (1) JP2545490B2 (ko)
KR (1) KR940007946B1 (ko)
DE (1) DE69023181T2 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222047A (en) * 1987-05-15 1993-06-22 Mitsubishi Denki Kabushiki Kaisha Method and apparatus for driving word line in block access memory
JPH03235290A (ja) * 1990-02-09 1991-10-21 Mitsubishi Electric Corp 階層的な行選択線を有する半導体記憶装置
JP2575919B2 (ja) * 1990-03-22 1997-01-29 株式会社東芝 半導体記憶装置の冗長回路
JP2600018B2 (ja) * 1990-09-29 1997-04-16 三菱電機株式会社 半導体記憶装置
US5249158A (en) * 1991-02-11 1993-09-28 Intel Corporation Flash memory blocking architecture
JP3299285B2 (ja) * 1991-04-23 2002-07-08 株式会社日立製作所 半導体記憶装置
KR940008211B1 (ko) * 1991-08-21 1994-09-08 삼성전자 주식회사 반도체메모리장치의 리던던트 셀 어레이 배열방법
JP2501993B2 (ja) * 1992-02-24 1996-05-29 株式会社東芝 半導体記憶装置
US5347484A (en) * 1992-06-19 1994-09-13 Intel Corporation Nonvolatile memory with blocked redundant columns and corresponding content addressable memory sets
JP2870320B2 (ja) * 1992-09-29 1999-03-17 日本電気株式会社 半導体メモリ回路
JPH0831573B2 (ja) * 1992-10-01 1996-03-27 日本電気株式会社 ダイナミックｒａｍ
IT1256664B (it) 1992-12-28 1995-12-12 Spherilene Srl Composizioni bituminose modificate con materiali poliolefinici.
KR960008788B1 (en) * 1992-12-30 1996-07-03 Hyundai Electronics Ind Row redundancy circuit
US5875148A (en) * 1993-01-29 1999-02-23 Oki Electric Industry Co., Ltd. Semiconductor memory
US5381370A (en) * 1993-08-24 1995-01-10 Cypress Semiconductor Corporation Memory with minimized redundancy access delay
JP3212421B2 (ja) * 1993-09-20 2001-09-25 富士通株式会社 不揮発性半導体記憶装置
US5519657A (en) * 1993-09-30 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a redundant memory array and a testing method thereof
US5712664A (en) * 1993-10-14 1998-01-27 Alliance Semiconductor Corporation Shared memory graphics accelerator system
US5438546A (en) * 1994-06-02 1995-08-01 Intel Corporation Programmable redundancy scheme suitable for single-bit state and multibit state nonvolatile memories
JPH10502181A (ja) 1994-06-20 1998-02-24 ネオマジック・コーポレイション メモリインタフェースのないグラフィックスコントローラ集積回路
US5555212A (en) * 1994-09-19 1996-09-10 Kabushiki Kaisha Toshiba Method and apparatus for redundancy word line replacement in a semiconductor memory device
JP3263259B2 (ja) * 1994-10-04 2002-03-04 株式会社東芝 半導体記憶装置
US5493241A (en) * 1994-11-16 1996-02-20 Cypress Semiconductor, Inc. Memory having a decoder with improved address hold time
JPH08227597A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置
GB2292236A (en) * 1995-04-04 1996-02-14 Memory Corp Plc Improved partial memory engine
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
US6023441A (en) * 1995-08-30 2000-02-08 Intel Corporation Method and apparatus for selectively enabling individual sets of registers in a row of a register array
US5768196A (en) * 1996-03-01 1998-06-16 Cypress Semiconductor Corp. Shift-register based row select circuit with redundancy for a FIFO memory
US5793942A (en) * 1996-03-26 1998-08-11 Lucent Technologies Inc. Memory chip architecture and packaging method for increased production yield
US5875149A (en) * 1997-02-06 1999-02-23 Hyndai Electronics America Word line driver for semiconductor memories
US6011746A (en) * 1997-02-06 2000-01-04 Hyundai Electronics America, Inc. Word line driver for semiconductor memories
US6049641A (en) * 1998-02-24 2000-04-11 Gemfire Corporation Connection system for optical redundancy
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
JP4111486B2 (ja) * 2002-01-31 2008-07-02 シャープ株式会社 半導体記憶装置および電子情報機器
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
JP4524636B2 (ja) * 2005-03-24 2010-08-18 エルピーダメモリ株式会社 半導体記憶装置
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
US20080291760A1 (en) * 2007-05-23 2008-11-27 Micron Technology, Inc. Sub-array architecture memory devices and related systems and methods
US7821866B1 (en) 2007-11-14 2010-10-26 Cypress Semiconductor Corporation Low impedance column multiplexer circuit and method
US20090285035A1 (en) * 2008-05-16 2009-11-19 Tyler Lee Brandon Pipelined wordline memory architecture
US11710531B2 (en) * 2019-12-30 2023-07-25 Micron Technology, Inc. Memory redundancy repair

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4422161A (en) * 1981-10-08 1983-12-20 Rca Corporation Memory array with redundant elements
EP0198935A1 (de) * 1985-04-23 1986-10-29 Deutsche ITT Industries GmbH Elektrisch umprogrammierbarer Halbleiterspeicher mit Redundanz
JPS62149095A (ja) * 1986-12-12 1987-07-03 Mitsubishi Electric Corp 半導体メモリ装置
JP2629697B2 (ja) * 1987-03-27 1997-07-09 日本電気株式会社 半導体記憶装置
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ

Also Published As

Publication number Publication date
DE69023181D1 (de) 1995-11-30
JP2545490B2 (ja) 1996-10-16
KR940007946B1 (ko) 1994-08-29
EP0411626B1 (en) 1995-10-25
EP0411626A2 (en) 1991-02-06
US5083294A (en) 1992-01-21
EP0411626A3 (en) 1992-01-02
DE69023181T2 (de) 1996-04-18
JPH03162799A (ja) 1991-07-12

Similar Documents

Publication Publication Date Title
KR910005320A (ko) 용장구성을 갖는 반도체 기억 장치
JP4452463B2 (ja) レイアウト面積を減らし、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置
KR890015280A (ko) 마스크 rom
KR920013446A (ko) 블럭라이트 기능을 구비하는 반도체기억장치
TW331028B (en) Semiconductor memory device
KR970017611A (ko) 다수의 메모리 어레이내에 분포된 다수의 뱅크들을 갖는 동기성 반도체 메모리 장치
KR950015396A (ko) 반도체 불휘발성 기억장치
KR890017706A (ko) 다이나믹형 반도체 기억장치
KR970072440A (ko) 반도체 기억 장치
KR960015578A (ko) 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치
KR920013478A (ko) 스태틱형 반도체 기억장치
KR970023442A (ko) 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리
KR950006875A (ko) 2개의 셀을 동시에 액세스할 수 있는 가상 접지형 불휘발성 반도체 메모리 장치
JPS5846794B2 (ja) メモリ・アレイ
KR920013472A (ko) 반도체 기억장치
KR930022206A (ko) 비트라인 스위치 어레이를 가진 전자 컴퓨터 메모리
KR20020034972A (ko) 복수의 뱅크를 구비한 데이터 메모리
KR950034254A (ko) 고대역폭을 얻기 위한 반도체 메모리장치 및 그 신호선배치방법
US6055202A (en) Multi-bank architecture for a wide I/O DRAM
KR860001935B1 (ko) 듀얼 포오트형 반도체 기억장치
EP0231041B1 (en) Non-volatile, programmable semiconductor memory
KR930018588A (ko) 불휘발성 반도체 메모리장치
US4723228A (en) Memory decoding circuit
KR960026781A (ko) 반도체 기억장치
KR970017610A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060824

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee