JP3212421B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
される電気的に一括又は部分的に一括消去可能な不揮発
性半導体記憶装置(不揮発性メモリ)に関し、特に不良
メモリセルをワード線単位で冗長メモリセル行に置き換
えるワード冗長フラッシュメモリに関する。
は、電気的にデータの書換えが可能なもので、ビット当
たりのコストが安く、小型化が可能で大容量化に向くセ
ル構成の素子の開発がさかんに行われている。これは半
導体メモリによる磁気記憶媒体の置き換えを考えたもの
である。このような大容量、低コストを実現するための
セルは、現在のところEPROMと同様にセル当たりフ
ローティングゲート(FG)を一個有する1トランジス
タ/1セル構成である。
造の例を示す図である。図において、参照番号201は
制御電極(コントロールゲートCG)、202はフロー
ティングゲート(FG)、203はソース(S)、20
4はドレイン(D)、205は基板(ベース)であり、
酸化皮膜212で覆われている。211はコントロール
ゲート201に接続されるワード線、213はソース2
03に接続される共通ソース線、214はドレイン20
4に接続されるビット線である。フローティングゲート
202とベース205の間がトンネル酸化膜である。
及び消去の方法を説明する図であり、(1)は読出時
を、(2)は書き込み時を、(3)は消去時を示す。図
8の(1)に示すように、読出時には、EPROMと同
様にソースに0V、ドレイン(ビット線)に約1V、コ
ントロールゲート(ワード線)に約5Vの電圧を印加
し、ビット線に電流が流れるかどうかをセンスアンプで
検出することによって行っている。書き込みは、図8の
(2)に示すように、ソースSに0V、ドレインDに約
6V、コントロールゲートCGに約12Vの電圧を印加
することにより、ドレイン近傍のアバランシェブレーク
ダウンにより発生する熱電子をフローティングゲートF
Gに注入することによって行われる。消去は、図8の
(3)に示すように、ソースSに約10V、ドレインD
を開放、コントロールゲートCGに0Vの電圧を印加す
ることにより、フローティングゲートFGとソースSの
間に高電界を印加し、ファウラーノルドハイム(Fow
lerNordheim)トンネル現象により、フロー
ティングゲートFGからソースSへ電子を引き抜くこと
によって行われる。ソースは共通の線に接続されてお
り、消去は共通ソース線に接続されるすべてのセルに対
して行われることになる。なおここでは、読出時の条件
から定まるドレインとソースの関係から各電極に名称を
付し、便宜上この名称を書き込み時及び消去時にも適用
する。すなわち、ビット線に接続される側の電極を、動
作モードにかかわらずドレインと呼ぶこととする。
り向上のために、不良メモリセルを予備の冗長メモリセ
ルと置き換える冗長が行われる。DRAMやSRAM等
において冗長を行う場合には、通常不良メモリセルの属
する行又は列のすべてのメモリセルを置き換える。すな
わち、ワード線の方向を行、ビット線の方向を列とする
と、行(ワード)冗長を行う場合には、1本以上の冗長
用ワード線とその行分のメモリセルをあらかじめ設けて
おき、不良メモリセルが接続されるワード線を冗長用ワ
ード線に置き換える。置き換えは、用意した本数の冗長
用ワード線分行うことができる。列(コラム)冗長を行
う場合も、同様に、1本以上の冗長用ビット線とその列
分のメモリセルをあらかじめ設けておき、不良メモリセ
ルが接続されるビット線を冗長用ビット線に置き換え
る。
モリの構成を示す図であり、図10はそのセルマトリク
ス部の平面図を示す。図において、WL1、WL2、
…、WLnはワード線であり、BL1、BL2、…、B
Lnはビット線であり、Ce11、Ce12、…、Ce
mn(m、nは正の整数)はメモリセルであり、CSL
はソース線であり、DWL1、DWL2は冗長用ワード
線であり、DBL1、DBL2は冗長用ビット線であ
り、DCe11、DCe12、…、DCeij(ここで
は、i=m、j=2)は冗長用メモリセルであり、参照
番号23はロウデコーダであり、33はコラムデコーダ
であり、43は列選択スイッチ列であり、44は冗長用
列選択スイッチ列であり、53はライトアンプとセンス
アンプであり、73はソース線制御回路であり、83は
冗長位置記憶ROMと一致検出回路である。このような
構成は広く知られているのでここでは詳しい説明は省略
する。なお図ではソース線CSLが、メモリマトリクス
内ではワード線に平行に配置されているが、ビット線に
平行に配置される場合もある。
フラッシュメモリの例を示すが、過剰消去セルの問題が
あるため、従来のフラッシュメモリにおいてはロウ冗長
するのは難しかった。以下、過剰消去セルについて説明
する。図8を参照して説明したように、フラッシュメモ
リでの情報の記憶はフローティングゲートFGに電荷が
注入されているかいないかによってメモリセルの閾値電
圧Vthが変化することを利用して行われる。電荷が注
入された状態では、閾値電圧Vthが高くなり、電荷が
注入されていない状態、すなわち電荷が引き抜かれた状
態では、閾値電圧Vthが低くなるのを利用して、その
ほぼ中間の電圧を印加して読み出しを行う。
れるすべてのセルに対して同時に行われるため、対象と
なるメモリセルの特性のばらつきやメモリセルにデータ
が書き込まれているかいないかの状態によって、消去後
の状態に差がでる。特に消去によってフローティングゲ
ートFGから電子を引き抜き過ぎた状態になると、フロ
ーティングゲートFGが正の状態になり、そのメモリセ
ルが非選択であってもそのメモリセルが接続されるビッ
ト線にリーク電流が発生して正常な読出ができなくなる
という問題が発生する。これが過剰消去セルの問題であ
る。過剰消去メモリセルの影響は書き込み時にもある
が、読出時に比べて影響は小さいため、ここでは読出時
の影響のみについて説明する。図11は、消去するメモ
リセルに書き込まれているデータによる消去状態の差を
説明する図である。
入した状態、すなわち書き込みを行った状態にデータの
「0」を対応させ、フローティングゲートFGに電子が
注入されない状態にデータの「1」を対応させている。
従って、読出時にメモリセルがオン状態になる閾値電圧
Vthは、「0」のメモリセルの方が「1」のメモリセ
ルよりも高く、図8の(1)の電圧を印加して読出を行
った時に、「1」のメモリセルならばオン状態になって
ビット線に電流が流れるが、「0」のメモリセルはオフ
状態になってビット線に電流が流れない。消去とはすべ
てのメモリセルの閾値電圧Vthをデータの「1」に対
応するレベルまで低下させこと、すなわち「0」のメモ
リセルの閾値電圧Vthをデータの「1」に対応するレ
ベルまで低下させことである。消去により「0」のメモ
リセルの閾値電圧Vthは図11に示すように変化する
が、同時に「0」のメモリセルの閾値電圧Vthはデー
タの「1」に対応するレベルから更に低下する。もし閾
値電圧が、たとえコントロールゲートCGに読出用の電
圧(5V)が印加されないでもメモリセルがオン状態に
なる電圧レベルにまで低下すると、そのメモリセルが非
選択であってもそのメモリセルが接続されるビット線に
リーク電流が発生して正常な読出ができなくなる過剰消
去状態になる。このような問題を防止するため、消去動
作の前に、すべてのメモリセルに対して、メモリセルの
状態に係わらず一旦書き込みを行い、その後消去動作を
開始するようにしている。
リにおける過剰消去セルの問題を説明するための図であ
り、ワード線WL1を冗長用ワード線DWLに置き換え
た場合を示している。不良の要因としては各種考えられ
るが、例えば、ワード線WL1とソース線又はデバイス
のグランド線との短絡が不良原因とする。DRAMやS
RAMではこのようなワード線を冗長用ワード線に置き
換えれば何ら問題は生じない。しかし、フラッシュメモ
リでは、上記のように、消去動作は共通ソース線CLS
に高電圧を印加し、ブロック内のすべてのワード線をグ
ランドに接地することにより行われるが、ワード線WL
1がグランドに接地されているため、置き換えたワード
線WL1に接続される各メモリセルに対しても図8の
(3)の消去条件が与えられることになる。置き換えた
ワード線WL1に接続される各メモリセルに対しては書
き込み動作は行われないため、数回の消去動作を行え
ば、それらのメモリセルは確実に過剰消去状態になる。
置き換えたメモリセルは、置き換え後もビット線に接続
されているため、それらが過剰消去状態になれば正常な
読み出しは行えなくなる。また、ワード線WL1とソー
ス線又はデバイスのグランド線との短絡が不良原因でな
く、ワード線WL1がグランドに接地されていなくて
も、消去条件に近い条件が与えられるため、それらのメ
モリセルは徐々にでも過剰消去状態になる恐れが大き
い。
メモリにおいてはロウ冗長するのが難しかった。図10
に示したフラッシュメモリのセルマトリクス部の平面図
に示すように、通常ワード線はビット線の下側に設けら
れる。すなわち、製造プロセスにおいては、ワード線の
方がビット線より速い段階で形成されるため、ホコリ等
の付着による欠陥の発生確率が高くなる。そのため、ビ
ット線冗長だけでなくワード線冗長も行えることが望ま
しい。
のであり、ロウ冗長可能なフラッシュメモリの実現を目
的とする。
記憶装置は、複数のワード線及び複数のビット線と、ワ
ード線とビット線の交点に対応して配置され、制御電極
がワード線に接続され、第一電極がビット線に接続さ
れ、第二電極がソース線に接続された複数の不揮発性記
憶セルとを備える不揮発性半導体記憶装置であって、1
本以上の冗長用ワード線と、冗長用ワード線に沿って配
置された複数の冗長用不揮発性記憶セルとを備え、不揮
発性記憶セルで構成される通常セルマトリクスに不良箇
所が存在する場合に、不良箇所をワード線単位で冗長用
不揮発性記憶セルに置き換えるワード冗長を行う不揮発
性半導体記憶装置において、上記目的を達成するため
に、ソース線は、ワード線に1対1で対応するワード線
に平行な複数の線であり、各ソース線は、ゲートが前記
ワード線に接続され、読出時及び書き込み時にワード線
に印加される電圧により選択的に導通する第1スイッチ
手段を介して第1の共通ソース線に接続されると共に、
消去時に導通する第2スイッチ手段を介して第2の共通
ソース線に接続されていることを特徴とする。
線をワード線に平行に対応させて設け、読み出し時及び
書き込み時に、選択された不揮発性記憶セルが接続され
るソース線のみを選択的に所定の電圧の共通ソース線に
接続するために、ワード線に印加される信号で駆動され
るスイッチ手段をソース線毎に設けたフラッシュメモリ
を開示している。この構成をワード冗長したフラッシュ
メモリに適用すれば、置き換えた不揮発性記憶セルの過
剰消去の問題を解決することが可能である。
は、読出時には、対象となる不揮発性記憶セルが接続さ
れるソース線のみが第1の共通ソース線(CSL1)に
接続され、他のソース線はフローティング状態になる。
従って、読み出し時、置き換えたワード線に接続される
不揮発性記憶セルのソース線はフローティング状態であ
るため、たとえそれらの不揮発性記憶セルが過剰消去状
態になっても、それらの不揮発性記憶セルにはビット線
から電流は流れず、それらのビット線に接続される不揮
発性記憶セルの読み出しに悪影響を与えることはない。
あり、図2はそのセルマトリクス部の平面図である。図
1において、参照番号2はロウデコーダであり、3はコ
ラムデコーダであり、4は列(コラム)選択スイッチ列
であり、5はセンスアンプでり、6はライトアンプであ
り、7はソース線制御回路であり、8は冗長位置記憶R
OMであり、9は一致検出回路であり、WL1、WL
2、…、WLnはロウデコーダ2から行選択信号が出力
されるワード線であり、BL1、BL2、…、BLnは
ビット線であり、CSL1は第1共通ソース線であり、
CSL2は第2共通ソース線であり、SL1、SL2、
…はソース線であり、Ce11、Ce12、…、Cei
jはメモリセルであり、DWL1、DWL2は冗長用ワ
ード線であり、DSL1とDSL2は冗長用ソース線で
あり、DCe11、DCe12、…、DCeklは冗長
用メモリセルであり、TrA1、TrA2、…は第1ス
イッチであり、TrB1、TrB2、…は第2スイッチ
であり、DTrA1とDTrA2は冗長用第1スイッチ
であり、DTrB1とDTrB2は冗長用第2スイッチ
である。
にアドレス信号をデコードしてアクセスするメモリセル
が接続されるワード線に選択的に電圧を印加し、消去時
には所定のブロック内のワード線すべてをグランドに接
地、すなわち0Vを印加する。読出時には、選択された
ワード線に5Vが印加され、非選択ワード線には0Vが
印加され、書き込み時には、選択されたワード線に12
Vが印加され、非選択ワード線には0Vが印加される。
時にアドレス信号をデコードして列選択信号を出力し、
コラム選択スイッチ列4のトランジスタは列選択信号に
従って、アクセスするメモリセルが接続されるビット線
を、センスアンプ5又はライトアンプ6に接続される信
号線RWLに接続するようにする。消去時には、コラム
選択スイッチ列4のトランジスタはすべて非接続状態に
なり、すべてのビット線はフローティング状態になる。
Lに1Vを印加すると共に、信号線RWL、すなわち選
択されたビット線に電流が流れるかどうかを検出する。
ライトアンプ6は、書き込み時に、書き込むデータに応
じて信号線RWLを6V又は0Vに設定する。ソース線
制御回路7は、読出時及び書き込み時には、第1共通ソ
ース線CSL1を0Vに設定すると共に、第2スイッチ
制御線SCLをすべての第2スイッチがオフ状態になる
ような電位に設定する。更に、ソース線制御回路7は、
消去時には、第2スイッチ制御線SCLを、すべての第
2スイッチがオン状態になるような電位に設定する。
ワード線のアドレスを記憶するもので、一致検出回路9
はアドレス信号と冗長ROM8に記憶されたワード線の
アドレスを比較し、一致する場合には、ロウデコーダ2
が置き換えたワード線が選択しないようにする信号を出
力しすると共に、冗長ワード線を選択する電圧を印加す
る。冗長ROM8は、ワード線のアドレスを冗長ワード
線の本数分記憶する容量を有し、一致検出回路9もその
本数分のアドレスを比較できるのはいうまでもない。
は広く知られており、ここでは説明を省略する。次に本
実施例での動作を、ワード線WL1が冗長用ワード線D
WL1に置き換えられているものとして説明する。ま
ず、メモリセルCe21をアクセスするものとして説明
する。メモリセルCe21データの読出時には、ソース
線制御回路7が、第2スイッチ制御線SCLを第2スイ
ッチがオン状態になるような電位に設定するため、各ソ
ース線SL1、SL2、…はすべて第2共通ソース線C
SL2から分離された状態になる。この時、ソース線制
御回路7は、第1共通ソース線CSL1を0Vに設定す
る。ワード線WL2に約5V、他のワード線には0V印
加され、ビット線BL1に約1Vが印加され、他のビッ
ト線には0Vが印加される。これにより、第1スイッチ
の内、TrA2のみがオン状態になり、ソース線SL2
は第1共通ソース線CSL1に接続され0Vになるが、
ほかのソース線はフローティング状態である。従って、
メモリセルCe21に対してのみ図8の(1)の読出条
件が実現され、それ以外のメモリセルに対しては読出は
行われない。しかも、ビット線BL1に接続される他の
メモリセル、特に置き換えたワード線WL1に接続され
るメモリセルCe11が過剰消去状態であっても、メモ
リセルCe11が接続されるソース線SL1はフローテ
ィング状態であるため、ビット線BL1からメモリセル
Ce11を介してソース線SL1に電流が流れることは
なく、ビット線BL1からメモリセルCe21に流れる
電流の検出を正常に行うことができる。
に約12V、ビット線BL1に約6V、第1共通ソース
線CSL1に0Vが印加され、読出時と同様に第1スイ
ッチTrA2がオン状態になり、図8の(2)と同様の
電圧条件が印加される。「1」の書き込み時には、ビッ
ト線BL1に0Vが印加されるためにフローティングゲ
ートFGへの電荷の注入が行われないだけで、「0」の
書き込み時と同様である。
すべてのビット線が開放されると共に、すべての第2ス
イッチTrB1、TrB2、…がオン状態になり、第2
共通ソース線CSL2に12Vが印加されるため、置き
換えた行及び冗長行の内置き換えていない行の分を除く
すべてのメモリセルに対して図8の(3)の消去条件が
実現される。
ド線WL1に接続されるメモリセルをアクセスされた場
合には、一致検出回路9が冗長ROM8に記憶されたア
ドレスと一致することを検出して、ロウデコーダ2がワ
ード線WL1を選択する電圧を出力するのを禁止させ、
替わりに冗長用ワード線DWL1に選択する電圧を出力
する。これにより、冗長用ワード線DWL1に接続され
るメモリセルに対して、上記と同様の読出条件及び書き
込み条件が実現され、通常のメモリセルをアクセスした
時と同様の動作が行われる。
面図である。図中の参照符号は、図1の参照符号に対応
する。C11、C12、…は、ビット線BLiとメモリ
セルのドレイン部に相当する活性領域を接続するコンタ
クトホールである。ワード線は2層目のポリシリコン、
ビット線は最上層のアルミニウム、ソース線及びドレイ
ン部は拡散層、フローティングゲートは1層目のポリシ
リコンで形成される。
は、これまでのフラッシュメモリと同様の構造である
が、第1スイッチTrA1、TrA2、…及び第2スイ
ッチTrB1、TrB2、…をワード線方向の両側に配
置することにより、チップ面積をあまり増加させずに本
発明のワード冗長したフラッシュメモリが実現できる。
図1の第1実施例のフラッシュメモリと図9の従来のフ
ラッシュメモリのセルマトリクス部を比較して明らかな
ように、従来のフラッシュメモリでは、ソース線は2行
に1本の割合で配置されているが、第1実施例のフラッ
シュメモリでは、ソース線は1行に1本の割合で配置さ
れている。そのため、図2と図10を比較して明らかな
ように、ワード線に平行に配置されるソース線が2倍に
なり、その分だけチップ面積が増加するという問題があ
る。第2実施例は、図9のフラッシュメモリと同様に、
ソース線は2行に1本の割合で配置するようにした場合
の例である。
けるセルマトリクス部の回路構成を示す図であり、図4
はその平面図である。セルマトリクス部以外の部分は、
図1と同様である。なお第2実施例のフラッシュメモリ
の動作は、第1実施例と同様であるので説明は省略し、
異なる点のみを説明する。図3に示すように、第2実施
例においては、図1の第1実施例に対して、ソース線を
隣接する2行のメモリセル行で共通化しているが、メモ
リセルCe12、Ce22、Ce31等のメモリセルを
除いた形になっている。これは、同一のソース線に接続
されている隣接する2行のメモリセルは同一のビット線
には接続されないようにするためである。もし同一のソ
ース線に接続されている隣接する2行のメモリセルを同
一のビット線に接続した場合には、一方の行を冗長用メ
モリセル行に置き換えた場合、それら置き換えたメモリ
セルが過剰消去状態になった時にもう一方の行のメモリ
セルの読み出しが正常に行えなくなるためである。
て明らかなように、第2実施例では、ソース線の本数は
低減されるが、メモリセルが半分間引かれた形になって
いるため、メモリセルの密度が低下し、高集積化という
点で不十分である。そこでこれらを更に改良したのが第
3実施例である。図5は第3実施例のフラッシュメモリ
の回路構成を示す図であり、図6はそのメモリセルマト
リクス部の平面図である。動作等は第1実施例及び第2
実施例と同様であるので説明は省略し、異なる点のみを
説明する。
モリは、コラム選択スイッチ列がセルマトリクスの両側
に2個あり、それに応じて、コラムデコーダ、センスア
ンプ及びライトアンプも2個づつ設けられている。ビッ
ト線は2系統に分けられ、一方の系統のビット線は上側
のコラム選択スイッチ列に接続され、もう一方の系統の
ビット線は下側のコラム選択スイッチ列に接続されてお
り、各系統のビット線が交互に配置されている。そし
て、同一列の隣接する行のメモリセルは異なる系統のビ
ット線に接続されている。これにより、たとえ置き換え
た行のメモリセルが接続されるソース線を共通にする行
のメモリセルがアクセスされても、ビット線が異なるた
め問題は生じない。
も、2系統のビット線を同一層に形成したのでは、ある
程度線間距離をとる必要があるため、集積度はあまり向
上しない。そこで、第3実施例のフラッシュメモリで
は、図6に示すように、2系統のビット線を異なる層に
形成することにより、ビット線の間隔を低減している。
このためには、ビット線を2層にする分層数が増加する
が、高集積化が可能である。
フラッシュメモリにおいてワード冗長を行った場合に、
置き換えたワード線(行)のメモリセルが過剰消去状態
になっても、他のメモリセルの読み出しに悪影響を与え
なくなる。これにより、フラッシュメモリにおいてワー
ド冗長を行なうことが可能になる。
を示す図である。
ス部の平面図である。
を示す図である。
ス部の平面図である。
を示す図である。
ス部の平面図である。
る。
を説明する図である。
を示す図である。
の平面図である。
合の問題点を説明するための図である。
Claims (5)
- 【請求項1】 複数のワード線(WL1、WL2、…)
及び複数のビット線(BL1、BL2、…)と、 前記ワード線(WL1、WL2、…)と前記ビット線
(BL1、BL2、…)の交点に対応して配置され、制
御電極が前記ワード線(WL1、WL2、…)に接続さ
れ、第一電極が前記ビット線(BL1、BL2、…)に
接続され、第二電極がソース線に接続された複数の不揮
発性記憶セル(Ce11、Ce12、Ce13、…、C
e21、…)とを備える不揮発性半導体記憶装置であっ
て、 1本以上の冗長用ワード線(DWL1、DWL2)と、 該冗長用ワード線(DWL1、DWL2)に沿って配置
された複数の冗長用不揮発性記憶セル(Ce11、Ce
12、Ce13、…、Ce21、…)とを備え、前記不
揮発性記憶セル(Ce11、Ce12、Ce13、…、
Ce21、…)で構成される通常セルマトリクスに不良
箇所が存在する場合に、不良箇所をワード線単位で前記
冗長用不揮発性記憶セルに置き換えるワード冗長を行う
不揮発性半導体記憶装置において、 前記ソース線は、前記ワード線(WL1、WL2、…)
に1対1で対応する前記ワード線(WL1、WL2、
…)に平行な複数の線(SL1、SL2、SL3、…)
であり、 各ソース線は、 ゲートが前記ワード線(WL1、WL2、…)に接続さ
れ、読出時及び書き込み時に前記ワード線に印加される
電圧により選択的に導通する第1スイッチ手段(TrA
1、TrA1、、…)を介して第1の共通ソース線(C
SL1)に接続されると共に、 消去時に導通する第2スイッチ手段(TrB1、TrB
1、、…)を介して第2の共通ソース線(CSL2)に
接続され、 読出時及び書き込み時には、対象となる不揮発性記憶セ
ルが接続されるソース線のみが前記第1の共通ソース線
(CSL1)に接続され、他のソース線はフローティン
グ状態になることを特徴とする不揮発性半導体記憶装
置。 - 【請求項2】 前記セルマトリクスの隣接する2行の不
揮発性記憶セルがそれぞれ接続される2本のソース線
は、当該2行の不揮発性記憶セル行の両側に配置され、
隣接するソース線は1本に統合されている請求項1に記
載の不揮発性半導体記憶装置。 - 【請求項3】 前記セルマトリクスの両側に配置された
2個のコラム選択ゲート(41、42)を備え、前記ビ
ット線は交互に前記2個のコラム選択ゲート(41、4
2)に接続される2系統に分けられ、 前記統合されたソース線に接続される隣接する2行の不
揮発性記憶セル行に属する不揮発性記憶セルは、行毎に
異なる系統のビット線に接続される請求項2に記載の不
揮発性半導体記憶装置。 - 【請求項4】 前記2系統のビット線は、前記2個のコ
ラム選択ゲートに各々接続される請求項3に記載の不揮
発性半導体記憶装置。 - 【請求項5】 前記2系統のビット線は、集積回路の異
なる層に形成される請求項3又は4に記載の不揮発性半
導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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