KR900017177A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 의한 반도체 장치의 일실시예의 단면도.
제 1b 도는 제 1a 도의 반도체 장치의 불순물 농도분포를 나타낸 도.
제 4 도는 본 발명에 의한 반도체 장치의 제 2 의 실시예의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 8 : 게이트 산화막
9 : 게이트전극 11 : 소오스, 드레인
12 : 이미터 13 : 베이스
14 : 콜렉터 16 : 접속구멍
15 : 절연막 20 : P+형 매립층
21 : P형 확산층 30 : N+형 고농도 매립층
31 : n형 확산층 32 : n형 실리콘층
Claims (16)
- 제1도전형의 제1반도체영역, 그 제1반도체영역내에 형성되는 제2도전형의 제2반도체영역으로 이루어지고, 상기 제1반도체영역에는 제2도전형 채널 MOS 트랜지스터가, 상기 제2반도체영역에는 바이폴라 트랜지스터와 제1도전형 채널 MOS 트랜지스터가 각각 형성되고, 상기 제1반도체영역이, 반도체 기체의 표면으로부터 내부로 향하여 감소하는 불순물 농도 분포를 가지는 반도체층과, 반도체 기체의 내부에 불순물 농도의 최대치를 가지는 제1매립층, 및 반도체층과 제1매립층과의 사이에 형성된 제2매립층을 가지는 반도체 장치.
- 제 1 항에 있어서, 제1도전형의 반도체 기판내에 섬 상으로 형성된 상기 제2도전형의 제2반도체 영역은 그측면상에 있어서. 적어도 2개소에 극대점을 가지는 불순물 농도 구배를 가지는 제1도전형의 반도체 영역에 접하는 반도체 장치.
- 제 1 항에 있어서, 소정 반도체 기판상에 형성된 제 2 도전형 채널 MOS 트랜지스터는 그 소스 및 드레인의 저면에 있어서 상기 제 2 매립층과 다른 불순물 농도인 제 1 도전형의 반도체영역과 접하는 반도체 장치.
- 제 3 항에 있어서, 상기 제 1 도전형의 반도체영역이 표면으로부터 내부로 향하여 감소하는 불순물 농도 분포를 가지는 상기 반도체층인 반도체 장치.
- 제1항에 있어서, 상기 제1매립층 및 상기 제2매립층이, 에피텍셜 공정과 필드산화공정후에 P형 불순물을이온주입함으로써 형성되는 반도체 장치.
- 제 5 항에 있어서, 상기 P형 불순물이 붕소인 것을 특징으로 하는 장치.
- 소정 반도체 기판의 일 주표면 근방에 형성된 바이폴라 트랜지스터 및 MOS트래지스터를 가지고 그 바이풀라 트랜지스터의 분리특성을 변화시키는 수단과는 별도로 그 MOS트랜지스터의 단채널 특성을 변화시키는 수단을 가지는 반도체 장치.
- 제1도전형 반도체 기판(1)과, 상기 제 1 도전형 반도체 기판(1)내에 형성되고, 상기 기판 표면으로부터 두께 방향의 불순물 농도 분포에 최대치를 가지는 제 1 의 제 1 도전형 반도체층(P1)과, 상기 제 1 의 제 1 도전형 반도체층(P1)상에 형성되고 두께 방향의 불순물 농도 분포에 최대치를 가지는 제 2 의 제 1 도전형 반도체층(P2)과, 상기 제 2 의 제 1 도전형 반도체층(P2)위에 형성되고 표면으로부터 두께 방향으로부터 내부쪽으로 감소하는 불순물 농도 분포를 가지는 제 3 의 반도체층(21)으로 이루어지고, 상기 제 3 의 반도체층(21)위에 게이트 산화막(8)과 게이트전극(9)을 작성하고, 상기 제 3 의 반도체층내에 상기 제 2 의 제 1 도전형 매립 반도체층(P2)과 접하는 소스(11), 드레인(11)을 작성함으로써 제 2 도전형 채널 MOS 트랜지스터가 형성되는 제 1 반도체영역(2) ; 상기 제 1 도전형 반도체 기판(1)내에 형성되는 제 1 의 제 2 도전형 반도체층(30)과, 상기 제 1 의 제 2 도전형 반도체층(30)상에 형성된 제 2 도전형 반도체층(31)으로 이루어지고, 상기 제 2 의 제 2 도전형 반도체층(31)위에 베이스(13), 이미터(12)를 적층하여 바이폴라 트랜지스터가 형성되는 제 2 의 반도체영역, 상기 제 1 도전형 반도체 기판(1)내에 형성되는 제 3 의 제 2 도전형 반도체층(30)과, 상기 제 3의 제 2 도전형 반도체층(30)위에 형성되는 제 4 의 제 2 도전형 반도체층(31)으로 이루어지고, 상기 제 4 의 제 2 도전형 반도체층(31)위에 게이트 산화막(8)과 게이트(9)를 형성하고, 상기 제 4 의 제 2 도전형 반도체층(31)내에 소스(10), 드레인(10)을 형성함으로써 제 1 도전형 채널 MOS 트랜지스터(80)가 형성되는 제 3 의 반도체영역, 상기 제 1 의 제 1 도전형 반도체층(P1)과 실질적으로 동일 불순물 농도 분포를 가지는 제 3의 제 1 도전형 반도체층(P1)과 상기 제 2의 제 1 도전형 반도체층(P2)과 실질적으로 동일 불순물 농도 분포를 가지는 제 4 의 제 1 도전형 반도체층(P2)으로 이루어지고, 상기 제 2 의 반도체영역과 상기 제 3 의 반도체영역 사이에 존재하는 상기 제 4 의 반도체영역을 포함하는 반도체 장치.
- 제 8 항에 있어서, 섬 형상으로 형성된 상기 제 2 의 반도체영역 및 상기 제 3 의 반도체영역의 각각의 측면의 적어도 한쪽이 두께방향의 불순물 농도 분포에 적어도 2개의 극대점을 가지는 상기 제 1 의 반도체영역 또는 상기 제 4 의 반도체영역(5)의 어느 하나의 측면과 접하는 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서, 상기 제1 의 반도체영역 또는 상기 제 3 의 반도체영역의 적어도 한쪽을 복수 가지고, 상기 제 2 의 반도체영역 및 상기 제 3 의 반도체영역이 섬형상으로 형성되고 상기 제4의 반도체영역이 상기 제2의 반도체영역(복수) 및 상기 제 3 의 반도체영역(복수)의 사이에 존재하는 것을 특징으로 하는 반도체 장치.
- 제8 항에 있어서, 상기 제 1 의 반도체영역에 형성된 상기 제 2 도전형 채널 MOS 트랜지스터의 소스(11), 드레인(11)은 양자의 저면에 있어서 상기 제 2 의 제 1 도전형 반도체층(P2)과 상기 제2의 제1도전형 반도체층(P2)보다 불순물 농도가 낮은 반도체층과 접하는 것을 특징으로 하는 반도체 장치.
- 제11항에 있어서, 상기 제2의 제1도전형 반도체층(P2)보다 불순물 농도가 낮은 반도체층이 상기 제3의 반도체층인 반도체 장치.
- 제8항에 있어서, 바이폴라 트랜지스터의 분리특성을 제어하는 수단과 상기 MOS 트랜지스터의 단채널 특성을 제어하는 수단과, 상기 MOS트랜지스터의 단채널 특성을 제어하는 수단으로 이루어진 반도체 장치.
- 제 13항에 있어서, 상기 바이폴라 트랜지스터의 분리특성을 제어하는 상기 수단이 제 1 의 제 1 도전형 매립 반도체층(P1)이고, 상기 MOS 트랜지스터의 단채널 특성을 제어하는 상기 수단이 상기 제 2 의 제 1 도전형 매립 반도체층(P2)인 것을 특징으로 하는 반도체 장치.
- 제 1 도전형 반도체 기판(1)의 서로 떨어져 존재하는 복수의 영역에 표면으로부터 불순물을 확산시켜 제 2 도전형 매립 반도체층(30)을 형성하는 스텝(제 3a 도)과, 상기 제 2 도전형 매립 반도체층(30)이 형성된 상기 반도체 기판(1)위에 저불순물 농도 반도체층(32)를 에피텍셜법에 의하여 형성하는 스탭(제 3a 도)과, 상기 저불순물 농도 반도체층(32)의 상기 매립 반도체층(30)을 덮는 부분의 표면으로부터 제 2 도전형의 불순물을 이온주입하고, 상기 저불순물 농도 반도체층(32)의 상기 매립 반도체층(30)을 덮지 않는 부분의 표면으로부터 제 1 도전형의 불순물을 이온주입하는 스탭(제 3b 도)과, 상기 이온주입후에 열처리를 행하여 상기 제 2 도전형의 불순물을 이온주입한 층을 제 2 도전형 확산 반도체층(31)으로 변환하고, 상기 제 1 도전형의 불순물을 이온주입한 층을 제 1 도전형 확산 반도체층(21)으로 변환하는 스탭(제 3b 도)과, 표면에 선택 보호막(100)을 형성하는 스탭(제 3c 도)과, 상기 제 1 도전형 반도체 기판(1)의 상기 제 1 도전형 확산 반도체층(21)의 하측의 부분에 상기 선택 보호막(100)을 통하여 제 1 도전형의 불순물을 이온주입하여, 제 1 의 제 1 도전형 매립 반도체층(P1)을 형성하는 스탭(제 3d 도)과, 상기 선택 보호막(100)을 통하여 상기 제 1 도전형 확산 반도체층(21)에 제 1 도전형의 불순물을 이온주입하여 제 2 의 제 1 도전형 매립 반도체층(P2)을 형성하는 스탭(제 3d 도)과, 상기 제 2 도전형 매립 반도체층(30)의 적어도 다른 1개에 베이스(13), 이미터(12)를 적층하여 바이폴라 트랜지스터를 형성하는 스탭(제 3e 도)과, 상기 제 2 도전형 매립 반도체층(30)의 적어도 다른 1개에 게이트 산화막(8), 게이트전극(9), 소스(10), 드레인(10)을 형성하여 제 1 도전형 채널 MOS 트랜지스터를 형성하는 스탭(제 3e 도)과 상기 제 2 의 제 1 도전형 매립 반도체층(P1)에 게이트 산화막(8), 게이트전극(9), 소스(11), 드레인(11)을 형성하여 제 2도전형 채널 MOS 트랜지스터를 형성하는 스탭(제 3E 도)으로 이루어진 반도체 장치의 제조방법.
- 제 15 항에 있어서, 표면에 선택 보호막(100)을 형성하는 상기 스탭이 산화성 대기에서 열처리하여 선택 산화막(100)을 형성하는 스탭을 포함하는 반도체 장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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