JPH0342874A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0342874A JPH0342874A JP17850789A JP17850789A JPH0342874A JP H0342874 A JPH0342874 A JP H0342874A JP 17850789 A JP17850789 A JP 17850789A JP 17850789 A JP17850789 A JP 17850789A JP H0342874 A JPH0342874 A JP H0342874A
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- substrate
- impurity
- insulating film
- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims abstract description 37
- 239000004020 conductor Substances 0.000 claims description 3
- 230000001133 acceleration Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野】
本発明は半導体装置の構造の改良に関する。
[従来の技術1
第3図(a)に従来の構造を示す。
図に於いてlは半導体基板、1はゲート絶縁膜、3はゲ
ート電極となる導体層、4はサイドウオール絶縁膜、5
aはゲート電極3の外側に設けられた濃度の低い、半導
体基板lと逆の導電型の拡散層、5bは濃度の低い拡散
層と同一導電型の濃度の高い拡散層である。これは5a
より5bを外側に配置することにより、拡散層5aのチ
ャンネル側への不純物の拡がりを抑えチャンネル長を確
保し、かつ、いわゆるホットキャリア現象の抑制を行う
ことができる。 [発明が解決しようとする課題] かかる構造に於いて外部との入出力端子から入った初め
の部分たとえば出力端子であれば第3図(b)に示す様
な出力バッファのトランジスタに於いて静電気耐圧が低
いという問題があり、特にNチャンネルトランジスタで
、5aがP、5bがAsからなるトランジスタが特に問
題となっている。 本発明はかかる問題点を解決することを目的とする。 [課題を解決するための手段] 本発明の半導体装置は、少なくとも第一導電型からなる
半導体基板又は基板領域と該半導体基板又は基板領域上
に設けられた第一絶縁膜と該第一絶縁膜上に形成された
導体層からなるゲート電極と該ゲート電極の外側の該半
導体基板又は基板領域表面上に設けられた不純物濃度の
低い第2導電型からなる第一の不純物領域と該第一の不
純物領域の外側に設けられた第2導電型の第2の不純物
領域が設けられ、かつ該第一の不純物領域上の該ゲート
電極の側壁に設けられた第2の絶縁膜からなることを特
徴とする半導体装置に於いて、第一導電型でかつ該半導
体基板又は基板領域より不純物濃度の高い第3の不純物
領域が、少なくとも前記ゲート電極下のチャンネル領域
の前記半導体基板又は基板領域の表面の深い部分に配置
され少なくとも該第2の不純物領域と該半導体基板又は
基板領域との境界よりも該第3の不純物領域の一部が浅
くなって配置されてなることを特徴とする半導体装置で
ある。 [実 施 例] 第1図に本発明の実施例を示す。 図中に於いて、101は半導体基板又は基板領域、10
2はゲート絶縁膜、103はゲート電極、104はサイ
ドウオール絶縁膜、105a、106aは濃度の低い半
導体基板101とは異なる導電型の不純物拡散層、10
5b、106bは濃度の高い拡散層で105はドレイン
、106はソースを示す。 また107は基板101と同一導電型の不純物領域であ
り主としてソースドレイン間の少なくとも拡散層l○5
.106の低面からやや表面側の不純物濃度が上がりか
つ、チャンネル領域つまり基板表面近傍の不純物濃度を
変えないような形成の仕方によって形成された不純物層
である。 さて次の文献rThe Effect of Inte
rconnectProcess and 5napb
ack Voltage on The ESDFai
lure Threshold of NMO3Tra
nsistorJIEEE TRANSACTION
on ELECTRON DEVICE VOL35゜
No12.DEC1988に開示されているように、静
電気耐圧特にNチャンネルの静電気耐圧がトランジスタ
ーのパターンパラメータおよび5nap Back電圧
に依存することがわかって来ており、またこの5nap
Back電圧はNch)−ランジスタのソース、ドレ
イン、チャンネル領域からなるN” −P−Noの寄生
バイポーラトランジスタの動作によるちのである。この
5nap Back電圧を下げるためには実効チャンネ
ル長を短かくするかチャンネル部分の不純物濃度を上げ
る必要がある。 しかし、実効チャンネル長を短かくするのはパンチスル
ーやゲート長のバラツキによる出力部の特性変動があり
、これを用いることは難しい。 よってチャンネル部分の不純物濃度を上げる方法を用い
る必要があるが、チャンネル部分全ての不純物濃度を上
げるとしきい値電圧vtht+変化してしまうので、少
なくとvvthに影響をほとんど与えないような構造つ
まり基板表面より深い領域に不純物濃度の高い領域つま
り第1図107を形成すれば良い。 次に製造方法の一例を示す。 第2図(a)は半導体基板101上にゲート絶縁膜10
2を形成した状態であり、第2図(b)は高電圧加速イ
オン打ち込みたとえばNチャンネルの例をとればl l
B6を150〜250kevで5x l Ql!〜5
×10”cm−”という条件で導入することにより実現
でき107の不純物層を形成する0次に第2図(C)は
ゲート電極を形成した状態である。第2図(d)は濃度
の低い拡散層105a、106aをイオン打ち込みによ
り形成したところである。これにさらにサイドウォール
絶縁II! 104と濃度の高い拡散層105b、+0
6bをイオン打ち込みして形成したのが第1図である。 以上本発明の構造が実現できた。 [発明の効果] 本発明の構造を用いることにより、 5nap Bac
k電圧を下げることができ、これにより静電気耐圧を向
上できた。
ート電極となる導体層、4はサイドウオール絶縁膜、5
aはゲート電極3の外側に設けられた濃度の低い、半導
体基板lと逆の導電型の拡散層、5bは濃度の低い拡散
層と同一導電型の濃度の高い拡散層である。これは5a
より5bを外側に配置することにより、拡散層5aのチ
ャンネル側への不純物の拡がりを抑えチャンネル長を確
保し、かつ、いわゆるホットキャリア現象の抑制を行う
ことができる。 [発明が解決しようとする課題] かかる構造に於いて外部との入出力端子から入った初め
の部分たとえば出力端子であれば第3図(b)に示す様
な出力バッファのトランジスタに於いて静電気耐圧が低
いという問題があり、特にNチャンネルトランジスタで
、5aがP、5bがAsからなるトランジスタが特に問
題となっている。 本発明はかかる問題点を解決することを目的とする。 [課題を解決するための手段] 本発明の半導体装置は、少なくとも第一導電型からなる
半導体基板又は基板領域と該半導体基板又は基板領域上
に設けられた第一絶縁膜と該第一絶縁膜上に形成された
導体層からなるゲート電極と該ゲート電極の外側の該半
導体基板又は基板領域表面上に設けられた不純物濃度の
低い第2導電型からなる第一の不純物領域と該第一の不
純物領域の外側に設けられた第2導電型の第2の不純物
領域が設けられ、かつ該第一の不純物領域上の該ゲート
電極の側壁に設けられた第2の絶縁膜からなることを特
徴とする半導体装置に於いて、第一導電型でかつ該半導
体基板又は基板領域より不純物濃度の高い第3の不純物
領域が、少なくとも前記ゲート電極下のチャンネル領域
の前記半導体基板又は基板領域の表面の深い部分に配置
され少なくとも該第2の不純物領域と該半導体基板又は
基板領域との境界よりも該第3の不純物領域の一部が浅
くなって配置されてなることを特徴とする半導体装置で
ある。 [実 施 例] 第1図に本発明の実施例を示す。 図中に於いて、101は半導体基板又は基板領域、10
2はゲート絶縁膜、103はゲート電極、104はサイ
ドウオール絶縁膜、105a、106aは濃度の低い半
導体基板101とは異なる導電型の不純物拡散層、10
5b、106bは濃度の高い拡散層で105はドレイン
、106はソースを示す。 また107は基板101と同一導電型の不純物領域であ
り主としてソースドレイン間の少なくとも拡散層l○5
.106の低面からやや表面側の不純物濃度が上がりか
つ、チャンネル領域つまり基板表面近傍の不純物濃度を
変えないような形成の仕方によって形成された不純物層
である。 さて次の文献rThe Effect of Inte
rconnectProcess and 5napb
ack Voltage on The ESDFai
lure Threshold of NMO3Tra
nsistorJIEEE TRANSACTION
on ELECTRON DEVICE VOL35゜
No12.DEC1988に開示されているように、静
電気耐圧特にNチャンネルの静電気耐圧がトランジスタ
ーのパターンパラメータおよび5nap Back電圧
に依存することがわかって来ており、またこの5nap
Back電圧はNch)−ランジスタのソース、ドレ
イン、チャンネル領域からなるN” −P−Noの寄生
バイポーラトランジスタの動作によるちのである。この
5nap Back電圧を下げるためには実効チャンネ
ル長を短かくするかチャンネル部分の不純物濃度を上げ
る必要がある。 しかし、実効チャンネル長を短かくするのはパンチスル
ーやゲート長のバラツキによる出力部の特性変動があり
、これを用いることは難しい。 よってチャンネル部分の不純物濃度を上げる方法を用い
る必要があるが、チャンネル部分全ての不純物濃度を上
げるとしきい値電圧vtht+変化してしまうので、少
なくとvvthに影響をほとんど与えないような構造つ
まり基板表面より深い領域に不純物濃度の高い領域つま
り第1図107を形成すれば良い。 次に製造方法の一例を示す。 第2図(a)は半導体基板101上にゲート絶縁膜10
2を形成した状態であり、第2図(b)は高電圧加速イ
オン打ち込みたとえばNチャンネルの例をとればl l
B6を150〜250kevで5x l Ql!〜5
×10”cm−”という条件で導入することにより実現
でき107の不純物層を形成する0次に第2図(C)は
ゲート電極を形成した状態である。第2図(d)は濃度
の低い拡散層105a、106aをイオン打ち込みによ
り形成したところである。これにさらにサイドウォール
絶縁II! 104と濃度の高い拡散層105b、+0
6bをイオン打ち込みして形成したのが第1図である。 以上本発明の構造が実現できた。 [発明の効果] 本発明の構造を用いることにより、 5nap Bac
k電圧を下げることができ、これにより静電気耐圧を向
上できた。
第1図、第2図は本発明の説明図、
来技術の説明図である。
図中に於いて、
第3図は従
1 、101
2、102
3、103
4、104
a
5 b ・ ・ ・
半導体基板又は基板領域
ゲート絶縁膜
ゲート電極
サイドウオール絶縁膜
濃度の低い拡散層領域
〃 高い 〃
105 a
05b
06a
06b
07
・ドレインの濃度の低い拡散
層領域
・ドレインの濃度の高い拡散
層領域
・ソースの濃度の低い拡散層
領域
・ソースの濃度の高い拡散層
領域
・基板と同一導電型の基板よ
りの濃度の高い不純物領域
以上
Claims (1)
- 半導体装置少なくとも第一導電型からなる半導体基板又
は基板領域と該半導体基板又は基板領域上に設けられた
第一絶縁膜と該第一絶縁膜上に形成された導体層からな
るゲート電極と該ゲート電極の外側の該半導体基板又は
基板領域表面上に設けられた不純物濃度の低い第2導電
型からなる第一の不純物領域と該第一の不純物領域の外
側に設けられた第2導電型の第2の不純物領域が設けら
れ、かつ該第一の不純物領域上の該ゲート電極の側壁に
設けられた第2の絶縁膜からなることを特徴とする半導
体装置に於いて、第一導電型でかつ該半導体基板又は基
板領域より不純物濃度の高い第3の不純物領域が、少な
くとも前記ゲート電極下のチャンネル領域の前記半導体
基板又は基板領域の表面より深い部分に配置され少なく
とも該第2の不純物領域と該半導体基板又は基板領域と
の境界よりも該第3の不純物領域の一部が浅くなって配
置されてなることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17850789A JPH0342874A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17850789A JPH0342874A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0342874A true JPH0342874A (ja) | 1991-02-25 |
Family
ID=16049677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17850789A Pending JPH0342874A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0342874A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5185275A (en) * | 1992-03-30 | 1993-02-09 | Micron Technology, Inc. | Snap-back preventing method for high voltage MOSFET |
US5512770A (en) * | 1994-04-26 | 1996-04-30 | United Microelectronics Corporation | MOSFET device structure three spaced-apart deep boron implanted channel regions aligned with gate electrode of NMOSFET device |
JP2009238936A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-07-11 JP JP17850789A patent/JPH0342874A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5185275A (en) * | 1992-03-30 | 1993-02-09 | Micron Technology, Inc. | Snap-back preventing method for high voltage MOSFET |
US5512770A (en) * | 1994-04-26 | 1996-04-30 | United Microelectronics Corporation | MOSFET device structure three spaced-apart deep boron implanted channel regions aligned with gate electrode of NMOSFET device |
JP2009238936A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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