KR910009739B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR910009739B1
KR910009739B1 KR1019880008698A KR880008698A KR910009739B1 KR 910009739 B1 KR910009739 B1 KR 910009739B1 KR 1019880008698 A KR1019880008698 A KR 1019880008698A KR 880008698 A KR880008698 A KR 880008698A KR 910009739 B1 KR910009739 B1 KR 910009739B1
Authority
KR
South Korea
Prior art keywords
layer
forming
etched
epitaxial layer
region
Prior art date
Application number
KR1019880008698A
Other languages
English (en)
Other versions
KR900002465A (ko
Inventor
강창원
민성기
윤종밀
Original Assignee
삼성전자 주식회사
강진구
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 강진구 filed Critical 삼성전자 주식회사
Priority to KR1019880008698A priority Critical patent/KR910009739B1/ko
Priority to US07/353,105 priority patent/US4950616A/en
Priority to JP1124662A priority patent/JPH0240947A/ja
Publication of KR900002465A publication Critical patent/KR900002465A/ko
Application granted granted Critical
Publication of KR910009739B1 publication Critical patent/KR910009739B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/009—Bi-MOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Abstract

내용 없음.

Description

반도체장치의 제조방법
제1a도에서 제1i도는 이 발명 반도체장치의 제조공정을 순차적으로 도시시킨 절단면도.
제2도는 이 발명에 의하여 완성된 반도체장치의 절단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 8 : 실리콘기판 2, 3 : 트윈매몰층
4 : 에피택셜층 5, 9, 11 : 산화막층
6, 12 : 질화막층 7, 13 : 감광물질
10 : 활성화영역 14 : 분리산화막
15 : n형 웰 16 : p형 웰
이 발명은 바이폴라 트랜지스터, nMOS트랜지스터, pMOS트랜지스터등의 소자들을 동일칩(chip)상에 내장시키는 반도체장치의 제조방법에 관한 것이다.
종래에는 상기와 같은 소자들을 동일칩 상에 내장시키기 위하여 반도체기판에 매몰층을 형성시킨 후 적당한 두께의 에피택셜층을 성장시킨 다음에 트윈웰을 형성하고나서 일반적인 방법에 의하여 바이폴라 트랜지스터, nMOS 트랜지스터, pMOS트랜지스터등을 형성시키게 되나, 얇은 에피택셜층이 요구되는 고성능 및 고속의 바이씨모스 반도체장치를 제조하는데 있어 다음과 같은 어려운 점이 생기게 된다.
첫째, 균일한 얇은 두께(대략 1.5㎛)로 결정결함(crystal defects)들이 없도록 에피택셜층을 성장시켜야만 될 뿐아니라, 대량 양산시 동질의 에피택셜층을 성장시키기가 어렵다.
둘째, 고속의 바이폴라 트랜지스터를 형성하기 위하여는 매우 얇은 두께의 에피택셜층이 요구되며, 고성능의 MOS트랜지스터를 형성시키는데 필요한 에피택셜층의 두께를 적당한 크기로 유지하는 것이 곤란하다.
이 발명은 이와 같은 종래의 문제점을 해결하기 위하여 실리콘기관에 매몰층을 형성한 다음 적당한 두께의 에피택셜층을 성장한 후에 형성되는 각 회로소자들에 따라 원하는 두께의 에피택셜층을 선택적으로 식각할 수 있게 하여 동일칩상에 고속, 고성능화 및 고집적화를 기할 수 있는 반도체장치의 제조방법을 제공하는데 그 목적이 있다.
이하, 이 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제1a도에 도시한 바와 같이 결정방향이(1, 0, 0)이고 비저항이 9-20Ω.㎝정도의 P형 단결정 실리콘기판(1)의 상부에 비교적 얇은 산화막을 형성한 후 상기 산화막의 상부에 질화막을 침적시킨다. 통상의 사진 식각 공정에 의하여 도포된 감광막의 소정영역이 제거된 창을 형성하고 상기 창을 통하여 노출되는 질화막을 식각한다. p형 불순물을 이온주입하여 p형 매몰층(2)을 형성한 후 상기 감광막을 제거한다. 식각되지 않은 질화막을 마스크로하고 질화막이 식각된 영역에 산화층을 형성시킨다. 상기 산화층을 마스크로하여 식각되지 않은 질화막을 식각한 후 n형 불순물을 이온주입하여 n형 매몰층(3)을 형성함으로써 1형 매몰층과 2형 매몰층이 서로 이웃하는 트윈(twin)매몰층(2), (3)이 형성되게 된다. 이후 감광자를 제거한다.
제1b도에 도시한 바와 같이 트윈 매몰층(2) (3)이 형성된 실리콘 기판(1)의 상부에 2㎛정도의 두께를 갖는 단결정 실리콘 에피택셜층(4)을 성장시킨다.
제1c도에 도시한 바와 같이 상기 에피택셜층(4)의 상부에 380Å정도의 두께를 갖는 산화막층(5)을 형성하고 상기 산화막층(5) 상부에 통상의 저압 CVD(low pressure chemical vapor deposition)방법으로 Si3N4의 질화막층(6)을 1000Å정도의 두께로 침적한다.
산화막층(5)과 질화막층(6)으로 구성되는 마스킹층은 이후의 산화공정에 대하여 하부의 에피택셜층(4) 표면이 산화되는 것을 방지하는 역할과 불순물 주입시의 마스킹 역할을 한다.
제1d도에 도시한 바와 같이 통상의 사진 식각공정에 의하여 도포된 감광막(7)의 창을 형성하고 상기 창을 통하여 질화막층(6), 산화막층(5)의 소정영역이 순차적으로 제거되어 에피택셜층(4)이 노출되게 된다.
상기 노출된 에피택셜층(4)을 0.5㎛정도의 깊이까지 식각하여 n형 매몰층(3)상에 형성시킨 후 n형 불순물의 인(phosphorous)을 180KeV정도의 에너지와 1012ions/㎠의 도우즈(dose)로 이온 주입된 n형 웰영역을 형성한다.
제1e도에 도시한 바와 같이 창이 형성된 감광막(7)을 제거하고 통상의 선택적 산화(localized oxidation of silicon)공정으로 n형 웰 영역의 상부에 4000Å정도의 산화막층(9)을 형성한다. 이때 n형 웰 영역내에 주입된 불순물을 활성화시켜 활성화영역(10)을 형성하고 상기 산화막층(9)은 다음의 p형 웰 영역에 p형의 불순물인 붕소를 이온주입할 시 n형 웰 영역내에는 주입되지 않도록 차폐하는 역할을 한다.
제1f도에 도시한 바와 같이 산화막층(9)을 마스크로하여 질화막층(6)을 식각하여 제거한 후 p형 불순물의 붕소를 60KeV정도의 에너지와 3×1011∼3×1012ions/㎠의 도우즈(dose)로 이온주입된 p형 웰 영역을 형성한다.
제1g도에 도시한 바와 같이 실리콘 에피택셜층(4)상부의 산화막층(5), (9)을 통상의 식각방법에 의하여 제거한다.
제1h도에 도시한 바와 같이 에피택셜층(4)의 전면 상부에 380Å정도의 두께를 갖는 산화막층(11)을 형성하고 상기 산화막층(11)의 상부에 통상의 저압 CVD법으로 Si3N4의 질화막층(12)을 1500Å의 두께로 형성한다. 소자가 형성될 영역(100), (101), (102)과 웰의 접촉영역(103), (104), (105)의 질화막층(12)을 제외한 나머지 영역의 질화막을 제거하기 위하여 통상의 사진 식각 공정으로 도포된 감광물질(13)의 소정영역이 제거된 창을 형성하고 상기 창을 통하여 질화막층(12)을 식각한다. 각 소자간의 전기적 격리를 위하여 제거되지 않은 영역의 감광물질(13), 질화막층(12) 및 산화막층(11)을 마스크로 하고 p형 불순물의 붕소를 30KeV정도의 에너지와 5×1013ions/㎠정도의 도우즈로 에피택셜층(4)에 이온주입한 후 상기 감광물질(13)을 제거한다.
제1i도에 도시한 바와 같이 통상의 산화공정에 의하여 5500Å정도의 두께를 갖는 소자 분리 산화막(14)을 형성한다. 이때 산화막층(11)과 질화막층(12)으로 마스킹되는 영역의 실리콘 에피택셜층 표면에 산화막이 성장되지 않게되고 질화막층(12)으로 마스킹되지 않은 영역의 실리콘 에피택셜층 표면에 산화막이 성장하게 된다. 동시에 상기 p형 웰 영역과 소자간의 전기적 격리를 위하여 주입된 p형 불순물과 n형 웰 영역내의 n형 불순물이 활성화되어 n형 웰(15), p형 웰(16) 및 소자간 격리 영역 (17)이 형성된다.
제2도에 도시한 바와 같이 이후 통상적인 방법에 의하여 nMOS트랜지스터, pMOS 트랜지스터 및 바이 폴라 트랜지스터를 형성하여 반도체 소자가 완성되게 된다.
따라서, 고속의 바이폴라 트랜지스터를 형성하기 위한 매우 얇은 두께의 에피택셜층을 만들 수 있으며 nMOS트랜지스터를 형성할때에는 에피택셜층의 성장두께를 그대로 유지시킬 수 있어 동일칩상에 여러종류의 소자들을 집적화시 편리한 효과가 있게 된다.
이상에서와 같이 이 발명은 여러 기종의 소자들을 동일칩상에 형성시킬 때 그 소자들이 가지고 있는 특성에 의하여 실리콘기판위에 형성되는 실리콘 에피택셜층의 두께를 조절해야 되는 문제점을 손쉽게 해결할 수가 있는 것이므로, 특히, 고속바이폴라 트랜지스터와 고성능의 씨모오스 트랜지스터를 동일 칩상에 제조시 공정의 난이도를 감소시키면서 고성능화 및 고집적화가 용이한 효과가 있게 된다.

Claims (2)

  1. 실리콘 기판(1)에 트윈 매몰층(2), (3)을 형성하는 공정과, 상기 매몰층(2), (3) 상부에 실리콘 에피택셜층(4)을 성장시키는 공정과, 상기 에피택셜층(4)의 상부에 산화막층(5), 질화막층(6)을 순차적으로 형성하는 공정과, 통상의 사진식각 공정에 의하여 상기층(6), (5) 및 에피택셜층(4)의 소정영역을 순차적으로 제거하여 상기 소정영역 이외의 에피택셜층(4)의 두께보다 작게 형성하는 공정과, 상기 식각된 에피택셜층(4)의 영역에 제1도전형의 불순물을 이온주입하는 공정과, 식각된 에피택셜층(4)의 상부에 LOCOS층(9)을 형성하는 공정과, 질화막층(6)을 식각한 후 식각되지 않은 에피택셜층(4)의 영역에 제1도전형과 반대되는 제2도전형의 불순물을 이온주입하는 공정과, LOCOS층(9) 및 산화층(5)을 식각하는 공정과, 산화막층(11) 및 질화막층(12)을 순차적으로 형성한 후 통상의 사진식각 공정에 의하여 상기 질화막층(12) 및 산화막층(11)의 소정영역을 순차적으로 제거하는 공정과, 소자간 전기적 격리를 위하여 막층(12), (11)이 제거된 상기 소정영역에 제2도전형의 불순물을 이온주입하는 공정과, 상기 이온 주입 영역에 소자 분리 산화막(14)을 형성하는 공정과, 이후의 pMOS트랜지스터, nMOS트랜지스터 및 바이폴라 트랜지스터를 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 실리콘 에피택셜층(4)의 성장후 식각시키는 공정증 p형 웰 (16)이 형성될 영역에는 질화막층(6)이 식각된 상태에서 3의 p형 불순물 원소가 이온주입되게 하고 n형 웰(15)이 형성될 부위는 p형 웰(16)이 형성된 후 상부 전표면의 산화막층(9)이 식각되게 한 것을 특징으로 하는 반도체장치의 제조방법.
KR1019880008698A 1988-07-13 1988-07-13 반도체장치의 제조방법 KR910009739B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019880008698A KR910009739B1 (ko) 1988-07-13 1988-07-13 반도체장치의 제조방법
US07/353,105 US4950616A (en) 1988-07-13 1989-05-17 Method for fabricating a BiCMOS device
JP1124662A JPH0240947A (ja) 1988-07-13 1989-05-19 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019880008698A KR910009739B1 (ko) 1988-07-13 1988-07-13 반도체장치의 제조방법

Publications (2)

Publication Number Publication Date
KR900002465A KR900002465A (ko) 1990-02-28
KR910009739B1 true KR910009739B1 (ko) 1991-11-29

Family

ID=19276035

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880008698A KR910009739B1 (ko) 1988-07-13 1988-07-13 반도체장치의 제조방법

Country Status (3)

Country Link
US (1) US4950616A (ko)
JP (1) JPH0240947A (ko)
KR (1) KR910009739B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252505A (en) * 1979-05-25 1993-10-12 Hitachi, Ltd. Method for manufacturing a semiconductor device
JPS55156370A (en) * 1979-05-25 1980-12-05 Hitachi Ltd Manufacture of semiconductor device
JP2569171B2 (ja) * 1989-04-12 1997-01-08 株式会社日立製作所 半導体装置
US5102811A (en) * 1990-03-20 1992-04-07 Texas Instruments Incorporated High voltage bipolar transistor in BiCMOS
US5407860A (en) * 1994-05-27 1995-04-18 Texas Instruments Incorporated Method of forming air gap dielectric spaces between semiconductor leads
JP2790084B2 (ja) * 1995-08-16 1998-08-27 日本電気株式会社 半導体装置の製造方法
US5783470A (en) * 1995-12-14 1998-07-21 Lsi Logic Corporation Method of making CMOS dynamic random-access memory structures and the like
KR100261165B1 (ko) * 1998-05-14 2000-07-01 김영환 반도체소자 및 그의 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5447493A (en) * 1977-09-21 1979-04-14 Hitachi Ltd Semiconductor integrated circuit device and production of the same
JPS55160443A (en) * 1979-05-22 1980-12-13 Semiconductor Res Found Manufacture of semiconductor integrated circuit device
US4425516A (en) * 1981-05-01 1984-01-10 Zytrex Corporation Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements
EP0080523B1 (de) * 1981-11-28 1986-10-01 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
JPS61236153A (ja) * 1985-04-12 1986-10-21 Hitachi Ltd 半導体装置
JPS62149163A (ja) * 1985-08-30 1987-07-03 Nec Corp 相補型ｍｏｓ集積回路の製造方法
US4717680A (en) * 1985-10-16 1988-01-05 Harris Corporation Fabrication of vertical NPN and PNP bipolar transistors in monolithic substrate
JPS62154779A (ja) * 1985-12-27 1987-07-09 Hitachi Ltd 半導体集積回路装置
GB2188479B (en) * 1986-03-26 1990-05-23 Stc Plc Semiconductor devices
US4727046A (en) * 1986-07-16 1988-02-23 Fairchild Semiconductor Corporation Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases
JPS6367776A (ja) * 1986-09-09 1988-03-26 Sharp Corp バイポ−ラｉｃの製造方法
US4734382A (en) * 1987-02-20 1988-03-29 Fairchild Semiconductor Corporation BiCMOS process having narrow bipolar emitter and implanted aluminum isolation

Also Published As

Publication number Publication date
JPH0240947A (ja) 1990-02-09
KR900002465A (ko) 1990-02-28
US4950616A (en) 1990-08-21

Similar Documents

Publication Publication Date Title
US3983620A (en) Self-aligned CMOS process for bulk silicon and insulating substrate device
EP0051488B1 (en) Method for manufacturing a semiconductor device
KR100592401B1 (ko) 실리콘 카바이드내의 자기 정렬된 전력 전계 효과트랜지스터
EP0308295B1 (en) Process for manufacturing cmos devices
EP0038133B1 (en) Method of manufacturing semiconductor devices with submicron lines
US4385947A (en) Method for fabricating CMOS in P substrate with single guard ring using local oxidation
US5780330A (en) Selective diffusion process for forming both n-type and p-type gates with a single masking step
US4945070A (en) Method of making cmos with shallow source and drain junctions
KR100188096B1 (ko) 반도체 장치 및 그 제조 방법
US4276688A (en) Method for forming buried contact complementary MOS devices
JPH02284462A (ja) 単一集積回路チップ上に高電圧及び低電圧ｃｍｏｓトランジスタを形成するためのプロセス
JPS63503185A (ja) 半導体デバイスの製作プロセス
WO1996036067A2 (en) Self-alignment technique for junction isolation and wells
KR910009739B1 (ko) 반도체장치의 제조방법
US4047284A (en) Self-aligned CMOS process for bulk silicon and insulating substrate device
KR890003827B1 (ko) 고속 고집적 반도체소자(Bicmos)의 제조방법
GB2037073A (en) Method of producing a metal-semiconductor fieldeffect transistor
KR920008921A (ko) BiCMOS 반도체 소자 및 그의 제조방법
US4043025A (en) Self-aligned CMOS process for bulk silicon and insulating substrate device
US4047285A (en) Self-aligned CMOS for bulk silicon and insulating substrate device
KR950012586A (ko) 반도체 소자의 웰 및 정렬키 형성방법
KR100259586B1 (ko) 반도체장치 제조방법
KR0158623B1 (ko) 반도체 장치 및 그 제조 방법
EP0182876A1 (en) THREE-TUB CMOS TECHNOLOGY.
KR100209765B1 (ko) 바이모스 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071107

Year of fee payment: 17

EXPY Expiration of term