JPH02271566A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02271566A JPH02271566A JP1090719A JP9071989A JPH02271566A JP H02271566 A JPH02271566 A JP H02271566A JP 1090719 A JP1090719 A JP 1090719A JP 9071989 A JP9071989 A JP 9071989A JP H02271566 A JPH02271566 A JP H02271566A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims 1
- 230000002349 favourable effect Effects 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 11
- 108091006146 Channels Proteins 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高集積半導体装置に係り、特に高速バイポーラ
トランジスタと微細ＭＯＳトランジスタを同一基板上に
集積化するのに好適な半導体装置に関する。
トランジスタと微細ＭＯＳトランジスタを同一基板上に
集積化するのに好適な半導体装置に関する。
従来、バイポーラトランジスタとＭＯＳトランジスタを
同一基板上で複合させた半導体装置は、［電気通信学会
、論文誌Ｃ，Ｖｏｌ、 Ｊ７０−Ｃ。
同一基板上で複合させた半導体装置は、［電気通信学会
、論文誌Ｃ，Ｖｏｌ、 Ｊ７０−Ｃ。
Ｎｏ−８（１９８７年８月） ｐ Ｐ１１１５−１１２
３Ｊにおいて論じられている。第２図（ａ）に装置断面
図を、第２図（ｂ）に第２図（ａ）中のＡＡ’線に沿っ
た装置断面の不純物濃度分布をそれぞれ示す。Ｐ十埋込
層２０と表面から拡散させて形成したＰ型拡散層２１と
で第１半導体領域２を形成し、該第１半導体領域２には
Ｎ型チャンネルのＭＯＳトランジスタ６０が形成される
。第２半導体領域３は、Ｎ十型高濃度埋込層３０とＮ型
拡散層３１とで構成され、ＮＰＮバイポーラトランジス
タ７０とＰ型チャンネルＭＯＳトランジスタ８０が形成
される。隣接する第２半導体領域３の間には第１半導体
領域２のＰ÷型埋込層２０とＰ型拡散層２１とが介在し
、隣接領域を電気的に分離している。第１半導体領域２
の不純物濃度分布は第２図（ｂ）に示すように半導体表
面から内部のところで極小点が存在する形状となってい
る。
３Ｊにおいて論じられている。第２図（ａ）に装置断面
図を、第２図（ｂ）に第２図（ａ）中のＡＡ’線に沿っ
た装置断面の不純物濃度分布をそれぞれ示す。Ｐ十埋込
層２０と表面から拡散させて形成したＰ型拡散層２１と
で第１半導体領域２を形成し、該第１半導体領域２には
Ｎ型チャンネルのＭＯＳトランジスタ６０が形成される
。第２半導体領域３は、Ｎ十型高濃度埋込層３０とＮ型
拡散層３１とで構成され、ＮＰＮバイポーラトランジス
タ７０とＰ型チャンネルＭＯＳトランジスタ８０が形成
される。隣接する第２半導体領域３の間には第１半導体
領域２のＰ÷型埋込層２０とＰ型拡散層２１とが介在し
、隣接領域を電気的に分離している。第１半導体領域２
の不純物濃度分布は第２図（ｂ）に示すように半導体表
面から内部のところで極小点が存在する形状となってい
る。
上記従来技術は高速バイポーラトランジスタと微細なＭ
ＯＳトランジスタを同一基板上にオンチップ化（集積化
）する上で限界がある。以下この点を説明する。第２図
の従来構造で特に第１半導体領域には第２図（ｂ）に示
す様に表面から不純物を拡散させて形成されるＰ型拡散
層２１と内部に存在するＰ十型高濃度埋込層２０との連
結部において、不純物濃度の低い層が存在する。このた
め、上記半導体領域中に形成されるＭＯＳトランジスタ
では、ソース、ドレインでの空乏層の拡がりが低濃度層
の所で大きくなり、パンチスルーの発生、しきい電圧の
低下等、短チャンネル特性が悪化する。この結果、ゲー
ト長の短いＭＯＳトランジスタをオンチップ化すること
は困難である。
ＯＳトランジスタを同一基板上にオンチップ化（集積化
）する上で限界がある。以下この点を説明する。第２図
の従来構造で特に第１半導体領域には第２図（ｂ）に示
す様に表面から不純物を拡散させて形成されるＰ型拡散
層２１と内部に存在するＰ十型高濃度埋込層２０との連
結部において、不純物濃度の低い層が存在する。このた
め、上記半導体領域中に形成されるＭＯＳトランジスタ
では、ソース、ドレインでの空乏層の拡がりが低濃度層
の所で大きくなり、パンチスルーの発生、しきい電圧の
低下等、短チャンネル特性が悪化する。この結果、ゲー
ト長の短いＭＯＳトランジスタをオンチップ化すること
は困難である。
この対策として、従来構造では、Ｐ十型高濃度埋込層２
０の濃度を同図点線で示す様に増大させ、低濃度部の濃
度増加を図る方法が考えられる。しかし、この対策では
下記の重大な問題点があり、適用できない。Ｐ十型高濃
度埋込Ｍ２０の主たる作用、効果は、第２図（ａ）に示
されている様に。
０の濃度を同図点線で示す様に増大させ、低濃度部の濃
度増加を図る方法が考えられる。しかし、この対策では
下記の重大な問題点があり、適用できない。Ｐ十型高濃
度埋込Ｍ２０の主たる作用、効果は、第２図（ａ）に示
されている様に。
隣接するＮ÷型高濃度埋込層３０を電気的に分離するこ
とにある。かかる目的にはＰ十型高濃度埋込層２０の濃
度増大は特に問題とならない。一方、Ｎ十型高濃度埋込
層３０はバイポーラトランジスタのコレクタ層としても
働くため、コレクタ層とＰ型基板との間に生ずる基板容
量Ｃｔｓは回路の高速化のためには可能な限り小さくす
る必要がある。
とにある。かかる目的にはＰ十型高濃度埋込層２０の濃
度増大は特に問題とならない。一方、Ｎ十型高濃度埋込
層３０はバイポーラトランジスタのコレクタ層としても
働くため、コレクタ層とＰ型基板との間に生ずる基板容
量Ｃｔｓは回路の高速化のためには可能な限り小さくす
る必要がある。
通常、上記基板容量ＣＴＳの成分をＮ十型高濃度埋込層
３０の底部においてＰ−型半導体基板１との間に生ずる
底面成分と、Ｎ十型高濃度埋込層３０の側面においてＰ
小型高濃度埋込層との間に生ずる側面成分に分離して考
察すると、Ｐ型濃度の相違から側面成分が圧倒的に大き
い。かかる状況で。
３０の底部においてＰ−型半導体基板１との間に生ずる
底面成分と、Ｎ十型高濃度埋込層３０の側面においてＰ
小型高濃度埋込層との間に生ずる側面成分に分離して考
察すると、Ｐ型濃度の相違から側面成分が圧倒的に大き
い。かかる状況で。
Ｐ十型高濃度埋込層２０の濃度を増加することは、ＣＴ
ｓの側面成分の増大を招き、よって、Ｃｒｓも増大する
ので著しい回路性能の低下が余儀なくされる。
ｓの側面成分の増大を招き、よって、Ｃｒｓも増大する
ので著しい回路性能の低下が余儀なくされる。
このため、従来装置では、チャンネル長の短いＭＯＳト
ランジスタをＣｔｓの小さい高速バイポーラトランジス
タとオンチップ化する場合、どうしても搭載可能なＭＯ
Ｓトランジスタのチャンネル長に下限値は満足すべきも
のでなかった。
ランジスタをＣｔｓの小さい高速バイポーラトランジス
タとオンチップ化する場合、どうしても搭載可能なＭＯ
Ｓトランジスタのチャンネル長に下限値は満足すべきも
のでなかった。
本発明の目的は、高速バイポーラトランジスタの高速性
を損なわず、超微細なＭＯＳトランジスタとオンチップ
化できる新規な構造を提供することにある。
を損なわず、超微細なＭＯＳトランジスタとオンチップ
化できる新規な構造を提供することにある。
上記目的を達成する本発明の特徴は、半導体基体内部に
不純物濃度の最大値を有する第１の一方導電型埋込層お
よび第２の一方導電型埋込層とで形成される一方導電型
埋込層と、表面からの不純物拡散によって形成される一
方導電型拡散層とで第１の一方導電型半導体領域を構成
したことにある。
不純物濃度の最大値を有する第１の一方導電型埋込層お
よび第２の一方導電型埋込層とで形成される一方導電型
埋込層と、表面からの不純物拡散によって形成される一
方導電型拡散層とで第１の一方導電型半導体領域を構成
したことにある。
以下上記構造の作用を説明する。
第１図（ａ）および第１図（ｂ）は、本発明の装置構造
の一例を示したものであり、第１図（ａ）はその断面図
を、第１図（ｂ）は第１図（ａ）のＡＡ’線に沿った不
純物濃度分布を示す。但し、第１導電型はＰ型とし、バ
イポーラトランジスタはｎｐｎであり、ＭＯＳトランジ
スタはｎ型チャンネルとｐ型チャンネルが形成されてい
る。
の一例を示したものであり、第１図（ａ）はその断面図
を、第１図（ｂ）は第１図（ａ）のＡＡ’線に沿った不
純物濃度分布を示す。但し、第１導電型はＰ型とし、バ
イポーラトランジスタはｎｐｎであり、ＭＯＳトランジ
スタはｎ型チャンネルとｐ型チャンネルが形成されてい
る。
本発明の一つの特徴は、従来構造においては１つの埋込
層で形成されていたＰ十型高濃度埋込層２０を、ＰＬと
Ｐ２の２つの独立に形成するＰ型埋込層として形成して
いる点にある。それによって、Ｎ十型高濃度埋込層３０
同志の良好な電気的分離はＰｔの濃度によってＭＯＳト
ランジスタの短チャンネル特性はＰ２によって、それぞ
れ独立して調整することが可能となり、短チャンネルＭ
ＯＳトランジスタを高速バイポーラとオンチップに形成
する場合でも、埋込層Ｐｌの濃度を上げる必要がないた
め、基板容量の側面成分の増大を抑制でき基板容量Ｃｔ
ｓを増大させることがなく。
層で形成されていたＰ十型高濃度埋込層２０を、ＰＬと
Ｐ２の２つの独立に形成するＰ型埋込層として形成して
いる点にある。それによって、Ｎ十型高濃度埋込層３０
同志の良好な電気的分離はＰｔの濃度によってＭＯＳト
ランジスタの短チャンネル特性はＰ２によって、それぞ
れ独立して調整することが可能となり、短チャンネルＭ
ＯＳトランジスタを高速バイポーラとオンチップに形成
する場合でも、埋込層Ｐｌの濃度を上げる必要がないた
め、基板容量の側面成分の増大を抑制でき基板容量Ｃｔ
ｓを増大させることがなく。
バイポーラトランジスタの高速性は損なわれない。
以下、本発明による半導体装置の実施例を説明する。
（実施例１）
第３図は、第１図に示す半導体装置の製作プロセスの一
例を示す。
例を示す。
工程（１）基板のシート抵抗が１０Ω／口のＰ型シリコ
ン基板１の所定の領域にアンチモンを拡散させてＮ十型
高濃度埋込層３０をアイランド状に点在させ、その後、
エピタキシャル成長法により厚さ０．５〜１．０μｍの
ｎ型シリコンを形成する。
ン基板１の所定の領域にアンチモンを拡散させてＮ十型
高濃度埋込層３０をアイランド状に点在させ、その後、
エピタキシャル成長法により厚さ０．５〜１．０μｍの
ｎ型シリコンを形成する。
・・・第３図（ａ）。
工程（２）シリコン酸化膜をイオン打込み用のマスクと
して、上記工程（１）で形成したＮ十型高濃度埋込層３
ｏの上にリンをイオン打込み（ｐ”＊加速電圧１２５Ｋ
ｅＶ、打込量１〜５Ｘ１０１２ａ１″″２）。
して、上記工程（１）で形成したＮ十型高濃度埋込層３
ｏの上にリンをイオン打込み（ｐ”＊加速電圧１２５Ｋ
ｅＶ、打込量１〜５Ｘ１０１２ａ１″″２）。
さらに、シリコン酸化膜をマスクとしてリンを打込まな
い領域にボロンをイオン打込み（ＢＦｚ”＋加速電圧６
０ＫｅＶ、打込量１〜５ Ｘ １０ ”ｅｌｌ−”）し
、打込み後１０００℃で熱処理したＮ型拡散層３１、Ｐ
型拡散層２１を形成する。・・・第３図（ｂ）工程（３
）シリコン酸化膜、シリコン窒化膜をＭＯＳトランジス
タ、バイポーラトランジスタ等、素子形成領域に残して
パターニングし、酸化性雰囲気中で熱処理して厚さ４０
００〜６０００人のシリコン酸化膜１００を選択酸化し
て形成する。・・・第３図（ｃ） 工程（４）選択酸化膜形成後１００．ホトレジスト膜を
マスクとしてＰ型拡散層２１の下にボロンをイオン打込
み（Ｂ＋、加速電圧１５０ Ｋ ｅ Ｖ〜２５０ＫｅＶ
、打込量２〜１０ Ｘ １０”Ｃ１１−”） Ｌ／てＰ
型埋込層Ｐ２を形成する。続いて、同じレジストマスク
を用いてさらにボロンをイオン打込み（Ｂ＋。
い領域にボロンをイオン打込み（ＢＦｚ”＋加速電圧６
０ＫｅＶ、打込量１〜５ Ｘ １０ ”ｅｌｌ−”）し
、打込み後１０００℃で熱処理したＮ型拡散層３１、Ｐ
型拡散層２１を形成する。・・・第３図（ｂ）工程（３
）シリコン酸化膜、シリコン窒化膜をＭＯＳトランジス
タ、バイポーラトランジスタ等、素子形成領域に残して
パターニングし、酸化性雰囲気中で熱処理して厚さ４０
００〜６０００人のシリコン酸化膜１００を選択酸化し
て形成する。・・・第３図（ｃ） 工程（４）選択酸化膜形成後１００．ホトレジスト膜を
マスクとしてＰ型拡散層２１の下にボロンをイオン打込
み（Ｂ＋、加速電圧１５０ Ｋ ｅ Ｖ〜２５０ＫｅＶ
、打込量２〜１０ Ｘ １０”Ｃ１１−”） Ｌ／てＰ
型埋込層Ｐ２を形成する。続いて、同じレジストマスク
を用いてさらにボロンをイオン打込み（Ｂ＋。
加速電圧５００〜７００ＫｅＶ、打込量２〜１０Ｘ １
０１２ａｍ−”） してＰ型埋込層Ｐｌを形成する。
０１２ａｍ−”） してＰ型埋込層Ｐｌを形成する。
・・・第３図（ｄ）
工程（５）ゲート酸化膜８．ゲート電極９形成、Ｐ型チ
ャンネルＭＯＳトランジスタのソース、ドレイン１０．
Ｎ型チャンネルＭＯＳトランジスタのソース、ドレイン
１１．エミッタ１２．ベース１３、コレクタ１４等の形
成、さらに、絶縁膜１５、コンタクト穴１６、配線電極
１７を形成。
ャンネルＭＯＳトランジスタのソース、ドレイン１０．
Ｎ型チャンネルＭＯＳトランジスタのソース、ドレイン
１１．エミッタ１２．ベース１３、コレクタ１４等の形
成、さらに、絶縁膜１５、コンタクト穴１６、配線電極
１７を形成。
・・・第３図（ａ）。
第１図、第４図に示す実施例において、Ｐ型埋込層Ｐｔ
、ｐｚはフィールド酸化膜形成後にイオン打込みして
形成されるため、酸化工程でシリコン酸化膜中に消失す
ることはなく、シかも、酸化工程以後の熱処理も弱いた
め、打込まれたボロンの不純物濃度分布の変化も少なく
でき、埋込層Ｐ１．Ｐ２の構造を最適化することが容易
である。
、ｐｚはフィールド酸化膜形成後にイオン打込みして
形成されるため、酸化工程でシリコン酸化膜中に消失す
ることはなく、シかも、酸化工程以後の熱処理も弱いた
め、打込まれたボロンの不純物濃度分布の変化も少なく
でき、埋込層Ｐ１．Ｐ２の構造を最適化することが容易
である。
本実施例は、エピ工程とフィールド酸化工程後にボロン
を高エネルギーイオン打込み法でＰ型埋込層を形成する
ことによりボロンの上方拡散を少なくして、高速バイポ
ーラに必要な薄いエピタキシャル層を使用できる製造方
法を示す。
を高エネルギーイオン打込み法でＰ型埋込層を形成する
ことによりボロンの上方拡散を少なくして、高速バイポ
ーラに必要な薄いエピタキシャル層を使用できる製造方
法を示す。
（実施例２）
第４図は、第２の実施例を示す、第１図に示す実施例と
異なる点は、第２埋込層Ｐ２が、ＮチャンネルＭＯＳト
ランジスタのソース、ドレイン底面に設置されず、側面
およびゲート電極９下のチャンネル領域のみに設けられ
ている点にある。こうすることで、ソース、ドレイン底
面に於けるＰ型層の濃度は低くなり、接合容量が大幅に
低減して高速な回路を達成できる利点がある。第４図中
、第１図と同一符号の部分は同−物又は相当物である。
異なる点は、第２埋込層Ｐ２が、ＮチャンネルＭＯＳト
ランジスタのソース、ドレイン底面に設置されず、側面
およびゲート電極９下のチャンネル領域のみに設けられ
ている点にある。こうすることで、ソース、ドレイン底
面に於けるＰ型層の濃度は低くなり、接合容量が大幅に
低減して高速な回路を達成できる利点がある。第４図中
、第１図と同一符号の部分は同−物又は相当物である。
本発明によれば、バイポーラトランジスタのコレクタで
あるＮ十型高濃度層と接するＰ型埋込層Ｐ１の濃度を上
げることなく、Ｎ型チャンネルＭＯＳトランジスタのパ
ンチスルー防止用のＰ型埋込層Ｐ１を形成できるので、
０．５μｍ以下の超微細なＭＯＳトラ、ンジスタを、バ
イポーラトランジスタの高速性を損なわずにオンチップ
化できる効果がある。
あるＮ十型高濃度層と接するＰ型埋込層Ｐ１の濃度を上
げることなく、Ｎ型チャンネルＭＯＳトランジスタのパ
ンチスルー防止用のＰ型埋込層Ｐ１を形成できるので、
０．５μｍ以下の超微細なＭＯＳトラ、ンジスタを、バ
イポーラトランジスタの高速性を損なわずにオンチップ
化できる効果がある。
第１図は本発明の一実施例を示す図、第２図は従来構造
を示す図、第３図は第１図の半導体装置の製造プロセス
を示す図、第４図は他の実施例を示す図である。 １・・・半導体基板、２・・・第１半導体領域、３・・
・第２半導体領域、２０・・・Ｐ型埋込層、３０・・・
Ｎ十型高濃度埋込層、Ｐｌ・・・第１Ｐ型埋込層、Ｐｚ
・・・第２Ｐ第１図（ａ） 第１図（ｂ） 表面からの距離 第２図（ａ） ｒ−一ノーーーー ｒ−一一一一一） 第２図 表面からの距離 第 図 第 図 第 図
を示す図、第３図は第１図の半導体装置の製造プロセス
を示す図、第４図は他の実施例を示す図である。 １・・・半導体基板、２・・・第１半導体領域、３・・
・第２半導体領域、２０・・・Ｐ型埋込層、３０・・・
Ｎ十型高濃度埋込層、Ｐｌ・・・第１Ｐ型埋込層、Ｐｚ
・・・第２Ｐ第１図（ａ） 第１図（ｂ） 表面からの距離 第２図（ａ） ｒ−一ノーーーー ｒ−一一一一一） 第２図 表面からの距離 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の第１半導体領域、該第１半導体領域内
に形成される第２導電型の第２半導体領域、第１半導体
領域には第２導電型チャンネルＭＯＳトランジスタが、
第２半導体領域には第１導電型チャンネルＭＯＳトラン
ジスタがそれぞれ形成され第１半導体領域が、半導体基
体の表面から内部に向つて減少する不純物濃度分布を有
する半導体層と、半導体基体の内部に不純物濃度の最大
値を持つ第１埋込層、および半導体層と第１埋込層との
間に形成された第２埋込層とを有することを特徴とする
半導体装置。 ２、第１導電型の半導体基板内に形成された第２導電型
のウェル領域は、その側面上において、少なくとも２ケ
所に極大点を有する不純物濃度勾配を有する第１導電型
の半導体領域に接することを特徴とする半導体装置。 ３、所定半導体基板の一主表面近傍に形成されたバイポ
ーラトランジスタおよびＭＯＳトランジスタとを有し、
該バイポーラトランジスタのアイソレーシヨン特性を変
化する手段とは別に該ＭＯＳトランジスタの短チャンネ
ル特性を変化する手段を有することを特徴とする半導体
装置。 ４、所定半導体基板上に形成された第２導電型チャンネ
ルＭＯＳトランジスタは、その底面において異なる濃度
の第１導電型の半導体領域と接することを特徴とする半
導体装置。 ５、エピ工程とフィールド酸化工程後にボロンを高エネ
ルギーイオン打込み法でｐ型埋込層を形成することを特
徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090719A JP2569171B2 (ja) | 1989-04-12 | 1989-04-12 | 半導体装置 |
| KR1019900004905A KR930009029B1 (ko) | 1989-04-12 | 1990-04-10 | 반도체 장치 및 그 제조방법 |
| US08/279,087 US5506156A (en) | 1989-04-12 | 1994-07-22 | Method of fabricating bipolar transistor having high speed and MOS transistor having small size |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090719A JP2569171B2 (ja) | 1989-04-12 | 1989-04-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271566A true JPH02271566A (ja) | 1990-11-06 |
| JP2569171B2 JP2569171B2 (ja) | 1997-01-08 |
Family
ID=14006355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090719A Expired - Fee Related JP2569171B2 (ja) | 1989-04-12 | 1989-04-12 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5506156A (ja) |
| JP (1) | JP2569171B2 (ja) |
| KR (1) | KR930009029B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093591A (en) * | 1997-04-08 | 2000-07-25 | Matsushita Electronics Corporation | Method of fabricating a semiconductor integrated circuit device |
| US6117718A (en) * | 1999-08-31 | 2000-09-12 | United Microelectronics Corp. | Method for forming BJT via formulation of high voltage device in ULSI |
| JP3689420B1 (ja) * | 2004-03-29 | 2005-08-31 | 新電元工業株式会社 | 半導体装置 |
| JP2011228505A (ja) | 2010-04-20 | 2011-11-10 | Panasonic Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128170A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 半導体装置 |
| JPS62219554A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268309A (en) * | 1984-09-01 | 1993-12-07 | Canon Kabushiki Kaisha | Method for manufacturing a photosensor |
| KR910009739B1 (ko) * | 1988-07-13 | 1991-11-29 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
| JPH02143453A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体装置の製造方法 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1989
- 1989-04-12 JP JP1090719A patent/JP2569171B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-10 KR KR1019900004905A patent/KR930009029B1/ko not_active IP Right Cessation
-
1994
- 1994-07-22 US US08/279,087 patent/US5506156A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128170A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 半導体装置 |
| JPS62219554A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5506156A (en) | 1996-04-09 |
| KR930009029B1 (ko) | 1993-09-18 |
| KR900017177A (ko) | 1990-11-15 |
| JP2569171B2 (ja) | 1997-01-08 |
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