JPH0719835B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0719835B2 JPH0719835B2 JP61283523A JP28352386A JPH0719835B2 JP H0719835 B2 JPH0719835 B2 JP H0719835B2 JP 61283523 A JP61283523 A JP 61283523A JP 28352386 A JP28352386 A JP 28352386A JP H0719835 B2 JPH0719835 B2 JP H0719835B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、第一導電形の基板上に第二導電形のエピタキ
シャル層が積層され、エピタキシャル層に形成される素
子間の分離のためにエピタキシャル層を貫通する第一導
電形のアイソレーション領域が設けられる半導体装置に
関する。
シャル層が積層され、エピタキシャル層に形成される素
子間の分離のためにエピタキシャル層を貫通する第一導
電形のアイソレーション領域が設けられる半導体装置に
関する。
同一基板上に複数の半導体素子を集積する場合、例えば
第２図に示すように、Ｐ型基板１の上に積層してＮ型エ
ピタキシャル層２を貫通してＰ型のアイソレーション領
域３が形成され、隣接素子との分離が行われることはよ
く知られている。このようなアイソレーション領域３を
エピタキシャル層２の上面から拡散によって形成するこ
とは、エピタキシャル層の厚さが厚いときには長い拡散
時間を要し、また横方向拡散のためアイソレーション領
域３の占有面積が大きくなり、素子間距離が広がるの
で、ICチップ寸法が大きくなる。そこで、予めＰ型基板
１上にP+埋込層31を形成し、エピタキシャル層２を形成
後ドライブインにより上下に拡散を進行させておき、上
面からの拡散層３の拡散時間を短くすることが行われ
る。なお、ドライブインの際に基板１からの拡散でＰ層
11がエピタキシャル層２内に形成されるが、基板の不純
物濃度が低いため、その厚さは薄い。
第２図に示すように、Ｐ型基板１の上に積層してＮ型エ
ピタキシャル層２を貫通してＰ型のアイソレーション領
域３が形成され、隣接素子との分離が行われることはよ
く知られている。このようなアイソレーション領域３を
エピタキシャル層２の上面から拡散によって形成するこ
とは、エピタキシャル層の厚さが厚いときには長い拡散
時間を要し、また横方向拡散のためアイソレーション領
域３の占有面積が大きくなり、素子間距離が広がるの
で、ICチップ寸法が大きくなる。そこで、予めＰ型基板
１上にP+埋込層31を形成し、エピタキシャル層２を形成
後ドライブインにより上下に拡散を進行させておき、上
面からの拡散層３の拡散時間を短くすることが行われ
る。なお、ドライブインの際に基板１からの拡散でＰ層
11がエピタキシャル層２内に形成されるが、基板の不純
物濃度が低いため、その厚さは薄い。
上述のような半導体装置は、例えばバイポーラトランジ
スタのコレクタの直列抵抗を下げるために設けられるN+
埋込領域４のほかにP+埋込領域31を形成しなければなら
ず、それぞれのための酸化，フォトエッチング，拡散工
程が必要で、大幅に工数が増大し、コストが高くなると
いう欠点があった。
スタのコレクタの直列抵抗を下げるために設けられるN+
埋込領域４のほかにP+埋込領域31を形成しなければなら
ず、それぞれのための酸化，フォトエッチング，拡散工
程が必要で、大幅に工数が増大し、コストが高くなると
いう欠点があった。
本発明は、上述の点に鑑み、アイソレーション領域のた
めの埋込領域を設けずにアイソレーション領域のための
拡散の深さを浅くできるようにした半導体装置を提供す
ることを課題とする。
めの埋込領域を設けずにアイソレーション領域のための
拡散の深さを浅くできるようにした半導体装置を提供す
ることを課題とする。
上述の課題を解決するため、第１の本発明の半導体装置
は、高濃度の第一導電型半導体基板と、該基板上に形成
された第二導電型エピタキシャル層と、該エピタキシャ
ル層と前記基板との間に選択的に形成された第二導電型
埋込領域と、前記エピタキシャル層上面から拡散により
形成された第一導電型アイソレーション領域とを備え、
該アイソレーション領域の下端は、前記埋込領域の上端
と前記エピタキシャル層形成前の基板の上端との間にあ
るとともに前記基板の不純物の前記エピタキシャル層へ
の拡散により前記埋込領域の上端よりも下方に形成され
た上がり込み領域に達していることを特徴としており、
第２の本発明の半導体装置は、第１の本発明の手段に加
え、アイソレーション領域により互いに分離されたバイ
ポーラ部と、前記アイソレーション領域と同時に形成さ
れた第一導電型ウエル領域を有するCMOS部とを備えたこ
とを特徴としている。
は、高濃度の第一導電型半導体基板と、該基板上に形成
された第二導電型エピタキシャル層と、該エピタキシャ
ル層と前記基板との間に選択的に形成された第二導電型
埋込領域と、前記エピタキシャル層上面から拡散により
形成された第一導電型アイソレーション領域とを備え、
該アイソレーション領域の下端は、前記埋込領域の上端
と前記エピタキシャル層形成前の基板の上端との間にあ
るとともに前記基板の不純物の前記エピタキシャル層へ
の拡散により前記埋込領域の上端よりも下方に形成され
た上がり込み領域に達していることを特徴としており、
第２の本発明の半導体装置は、第１の本発明の手段に加
え、アイソレーション領域により互いに分離されたバイ
ポーラ部と、前記アイソレーション領域と同時に形成さ
れた第一導電型ウエル領域を有するCMOS部とを備えたこ
とを特徴としている。
本発明においては、基板の不純物のエピタキシャル層へ
の拡散により埋込領域の上端よりも下方に形成された上
がり込み領域を利用し、エピタキシャル上面からの不純
物拡散によって形成されたアイソレーション領域の下端
がこの上がり込み領域に達するようにすることにより、
エピタキシャル層の分離を行っている。従って、基板の
不純物濃度を調整して上がり込み領域の高さを適宜の値
にすることで、その分アイソレーション領域のための拡
散の深さを浅くすることができる。また、第２の本発明
は、第１の本発明をBiCMOS半導体装置ニ的湯したもの
で、第１の本発明により浅いアイソレーション領域での
エピタキシャル層の分離を可能としたので、アイソレー
ション領域と同時に形成された不純物濃度のあまり高く
ない第一導電型ウエル領域を設けることができる。
の拡散により埋込領域の上端よりも下方に形成された上
がり込み領域を利用し、エピタキシャル上面からの不純
物拡散によって形成されたアイソレーション領域の下端
がこの上がり込み領域に達するようにすることにより、
エピタキシャル層の分離を行っている。従って、基板の
不純物濃度を調整して上がり込み領域の高さを適宜の値
にすることで、その分アイソレーション領域のための拡
散の深さを浅くすることができる。また、第２の本発明
は、第１の本発明をBiCMOS半導体装置ニ的湯したもの
で、第１の本発明により浅いアイソレーション領域での
エピタキシャル層の分離を可能としたので、アイソレー
ション領域と同時に形成された不純物濃度のあまり高く
ない第一導電型ウエル領域を設けることができる。
第１図に本発明の一実施例を示し、第２図と共通の部分
には同一の符号が付されている。この場合Ｐ型シリコン
基板１には通常のバイポーラICに用いるより濃度が高い
（比抵抗が小さい）ものを用い、その上面の位置を破線
51で示し、この基板にN+埋込領域４を形成したのち、そ
の上にＮ型エピタキシャル層２を形成し、さらに上方か
らの拡散によるＰ型アイソレーション領域３を埋込領域
４の上端53より深くなるように形成したものである。こ
の時、アイソレーション領域３の拡散深さは、エピタキ
シャル層２を分離するようにＰ型基板１の上方拡散によ
る上がり込み領域11の上端52より深くなければならな
い。上がり込み領域11は基板１の濃度が高いため厚くな
り、そのため、アイソレーション領域３の拡散深さは基
板１の表面51よりも浅くできるので、横方向拡散が低減
され、アイソレーション領域の実質的な面積が小さくな
り、チップサイズの減少および耐圧の向上が図れる。な
お、上がり込み領域11の上端52は埋込領域４の上端53よ
り下にあるので、埋込領域の上にあるエピタキシャル層
２の有効厚さは減少しない。
には同一の符号が付されている。この場合Ｐ型シリコン
基板１には通常のバイポーラICに用いるより濃度が高い
（比抵抗が小さい）ものを用い、その上面の位置を破線
51で示し、この基板にN+埋込領域４を形成したのち、そ
の上にＮ型エピタキシャル層２を形成し、さらに上方か
らの拡散によるＰ型アイソレーション領域３を埋込領域
４の上端53より深くなるように形成したものである。こ
の時、アイソレーション領域３の拡散深さは、エピタキ
シャル層２を分離するようにＰ型基板１の上方拡散によ
る上がり込み領域11の上端52より深くなければならな
い。上がり込み領域11は基板１の濃度が高いため厚くな
り、そのため、アイソレーション領域３の拡散深さは基
板１の表面51よりも浅くできるので、横方向拡散が低減
され、アイソレーション領域の実質的な面積が小さくな
り、チップサイズの減少および耐圧の向上が図れる。な
お、上がり込み領域11の上端52は埋込領域４の上端53よ
り下にあるので、埋込領域の上にあるエピタキシャル層
２の有効厚さは減少しない。
この場合、Ｐ型基板１の濃度を高く（比抵抗を小さく）
しすぎて、Ｐ型基板１の上方拡散による上がり込み領域
11の上端52が第３図に示すように、埋込領域４の上端53
より上にいくと、N+埋込領域４とエピタキシャル層２の
間にＰ層13を形成することになり、PN接合により埋込領
域４がエピタキシャル層２と分離されてしまい、コレク
タ抵抗を下げるための埋込領域４が無意味となり、特性
上好ましくない。また、逆にＰ型基板１の濃度を低く
（比抵抗を大きく）しすぎると、第４図に示すようにＰ
型基板の上方拡散が小さく、上がり込み領域11の上端52
がアイソレーション領域３の下端にとどかなくなり、エ
ピタキシャル層２がアイソレーション領域３によって分
離されないので好ましくない。従って、後で詳述するよ
うに適当な基板濃度範囲が存在する。
しすぎて、Ｐ型基板１の上方拡散による上がり込み領域
11の上端52が第３図に示すように、埋込領域４の上端53
より上にいくと、N+埋込領域４とエピタキシャル層２の
間にＰ層13を形成することになり、PN接合により埋込領
域４がエピタキシャル層２と分離されてしまい、コレク
タ抵抗を下げるための埋込領域４が無意味となり、特性
上好ましくない。また、逆にＰ型基板１の濃度を低く
（比抵抗を大きく）しすぎると、第４図に示すようにＰ
型基板の上方拡散が小さく、上がり込み領域11の上端52
がアイソレーション領域３の下端にとどかなくなり、エ
ピタキシャル層２がアイソレーション領域３によって分
離されないので好ましくない。従って、後で詳述するよ
うに適当な基板濃度範囲が存在する。
第５図は、本発明をBiCMOSに適用した場合の実施例を示
すもので、濃度が比較的高いＰ型基板１にN+埋込領域４
を形成したのち、Ｎ型エピタキシャル層２を形成し、次
いで上方からＰ型のアイソレーション領域３とＰウエル
領域６とを、埋込領域４の上端53より深く、もとのＰ型
基板の表面51よりも浅い深さまで拡散形成する。さら
に、MOS部分に、ＰチャネルFETソース／ドレイン71,Nチ
ャネルFETソース／ドレイン72,バイポーラ部分にＰ型ベ
ース81,N型エミッタ82を形成してBiCMOSの構造を完成す
る。このようにＰ型基板１の上がり込みを利用すること
で、浅いアイソレーション領域３によってエピタキシャ
ル層２を分離できるので、濃度のあまり高くないＰウエ
ル領域とＰ型アイソレーション領域３と兼用でき、アイ
ソレーション拡散単独の工程が省略可能で、大幅なコス
トダウンになる。
すもので、濃度が比較的高いＰ型基板１にN+埋込領域４
を形成したのち、Ｎ型エピタキシャル層２を形成し、次
いで上方からＰ型のアイソレーション領域３とＰウエル
領域６とを、埋込領域４の上端53より深く、もとのＰ型
基板の表面51よりも浅い深さまで拡散形成する。さら
に、MOS部分に、ＰチャネルFETソース／ドレイン71,Nチ
ャネルFETソース／ドレイン72,バイポーラ部分にＰ型ベ
ース81,N型エミッタ82を形成してBiCMOSの構造を完成す
る。このようにＰ型基板１の上がり込みを利用すること
で、浅いアイソレーション領域３によってエピタキシャ
ル層２を分離できるので、濃度のあまり高くないＰウエ
ル領域とＰ型アイソレーション領域３と兼用でき、アイ
ソレーション拡散単独の工程が省略可能で、大幅なコス
トダウンになる。
第６図にアイソレーション領域等について、実際に拡散
を行った場合の濃度プロファイルを示す。第６図（ｂ）
は第６図（ａ）の左の一点鎖線の部分の断面（以下断面
Ａという）における不純物の濃度プロファイルで、横軸
に図（ａ）の各符号の位置を示す。なお54はアイソレー
ション拡散の先端位置を示す。実線で示したＰ型の濃度
（＝アイソレーション領域61＋P+基板上がり込み62）
が、常に点線63で示したＮ型の濃度（エピタキシャル
層）を上まわっており、断面Ａは全拡散深さでＰ型にな
っているので、分離の目的を果たしている。一方、第６
図（ｃ）に示した第６図（ａ）の右の一点鎖線の部分の
断面（以下断面Ｂという）における不純物の濃度プロフ
ァイルを見ると、実線64で示した埋込領域４の濃度ある
いは点線63で示したエピタキシャル層２の濃度（Ｎ型）
のいずれかが常に鎖線62で示したＰ基板１の上がり込み
の濃度を上まわっており、断面Ｂは全拡散深さでＮ型に
なっているので、低いコレクタ抵抗を得ることができ
る。なお、埋込領域４の上端のエピタキシャル層との界
面53は、ここでは埋込領域４の上がり込みによる不純物
の濃度がエピタキシャル層２の濃度とほぼ等しくなって
いる位置で定義した。
を行った場合の濃度プロファイルを示す。第６図（ｂ）
は第６図（ａ）の左の一点鎖線の部分の断面（以下断面
Ａという）における不純物の濃度プロファイルで、横軸
に図（ａ）の各符号の位置を示す。なお54はアイソレー
ション拡散の先端位置を示す。実線で示したＰ型の濃度
（＝アイソレーション領域61＋P+基板上がり込み62）
が、常に点線63で示したＮ型の濃度（エピタキシャル
層）を上まわっており、断面Ａは全拡散深さでＰ型にな
っているので、分離の目的を果たしている。一方、第６
図（ｃ）に示した第６図（ａ）の右の一点鎖線の部分の
断面（以下断面Ｂという）における不純物の濃度プロフ
ァイルを見ると、実線64で示した埋込領域４の濃度ある
いは点線63で示したエピタキシャル層２の濃度（Ｎ型）
のいずれかが常に鎖線62で示したＰ基板１の上がり込み
の濃度を上まわっており、断面Ｂは全拡散深さでＮ型に
なっているので、低いコレクタ抵抗を得ることができ
る。なお、埋込領域４の上端のエピタキシャル層との界
面53は、ここでは埋込領域４の上がり込みによる不純物
の濃度がエピタキシャル層２の濃度とほぼ等しくなって
いる位置で定義した。
ここで、半導体基板１の不純物濃度を低め、比抵抗が10
Ωcm以上になると、第６図（ｂ）の断面Ａの濃度プロフ
ァイルからもわかるように、線63で示すエピタキシャル
層２の不純物濃度も低め、比抵抗も10Ωcm以上程度の高
抵抗にしなければならず、通常のICでは良好な特性を得
ることが難しくなる。また、半導体基板１が比抵抗0.01
Ωcm以下の高不純物濃度になると、第６図（ｃ）の断面
Ｂの濃度プロファイルからもわかるように、線64で示す
埋込領域４の濃度が、線63で示すエピタキシャル層２の
交点に至るまで常に線62で示した基板１の上がり込み濃
度よりも高い濃度であることが難しくなり、また、Ｎ埋
込領域4,P基板１ともに高濃度になってくるためにアイ
ソレーション耐圧が低下してしまう。これらの理由か
ら、基板の比抵抗は0.01〜10Ωcmの範囲にあることが必
要である。
Ωcm以上になると、第６図（ｂ）の断面Ａの濃度プロフ
ァイルからもわかるように、線63で示すエピタキシャル
層２の不純物濃度も低め、比抵抗も10Ωcm以上程度の高
抵抗にしなければならず、通常のICでは良好な特性を得
ることが難しくなる。また、半導体基板１が比抵抗0.01
Ωcm以下の高不純物濃度になると、第６図（ｃ）の断面
Ｂの濃度プロファイルからもわかるように、線64で示す
埋込領域４の濃度が、線63で示すエピタキシャル層２の
交点に至るまで常に線62で示した基板１の上がり込み濃
度よりも高い濃度であることが難しくなり、また、Ｎ埋
込領域4,P基板１ともに高濃度になってくるためにアイ
ソレーション耐圧が低下してしまう。これらの理由か
ら、基板の比抵抗は0.01〜10Ωcmの範囲にあることが必
要である。
本発明によれば、半導体基板に比抵抗の小さいものを使
用することによって熱処理の際の上がり込み量を増大さ
せ、アイソレーション拡散の深さと濃度をおさえても上
がり込み領域と接触させることができるので、アイソレ
ーションのための埋込層形成の必要がなくなり、工数の
節減が可能となってコストダウンでき、またアイソレー
ション領域の横方向の広がりも少なくなってICチップの
寸法を小さくすることができる。さらに、アイソレーシ
ョン拡散の深さと濃度を低減できることを利用してアイ
ソレーション工程とBiCMOSのウエル形成工程とを共通に
することによって、一層の工数の低減，コストダウンを
達成することができる。
用することによって熱処理の際の上がり込み量を増大さ
せ、アイソレーション拡散の深さと濃度をおさえても上
がり込み領域と接触させることができるので、アイソレ
ーションのための埋込層形成の必要がなくなり、工数の
節減が可能となってコストダウンでき、またアイソレー
ション領域の横方向の広がりも少なくなってICチップの
寸法を小さくすることができる。さらに、アイソレーシ
ョン拡散の深さと濃度を低減できることを利用してアイ
ソレーション工程とBiCMOSのウエル形成工程とを共通に
することによって、一層の工数の低減，コストダウンを
達成することができる。
第１図は本発明の一実施例の要部断面図、第２図は従来
の埋込層を用いたアイソレーション領域を有する半導体
装置の断面図、第３図，第４図は本発明の実施例の構造
の効果を説明する断面図、第５図は本発明の異なる実施
例の要部断面図、第６図は本発明の実施例の二つの断面
における不純物濃度プロファイル図である。 1:基板、2:エピタキシャル層、3:アイソレーション領
域、4:埋込領域、11:上がり込み領域。
の埋込層を用いたアイソレーション領域を有する半導体
装置の断面図、第３図，第４図は本発明の実施例の構造
の効果を説明する断面図、第５図は本発明の異なる実施
例の要部断面図、第６図は本発明の実施例の二つの断面
における不純物濃度プロファイル図である。 1:基板、2:エピタキシャル層、3:アイソレーション領
域、4:埋込領域、11:上がり込み領域。
Claims (2)
- 【請求項１】高濃度の第一導電型半導体基板と、該基板
上に形成された第二導電型エピタキシャル層と、該エピ
タキシャル層と前記基板との間に選択的に形成された第
二導電型埋込領域と、前記エピタキシャル層上面から拡
散により形成された第一導電型アイソレーション領域と
を備え、該アイソレーション領域の下端は、前記埋込領
域の上端と前記エピタキシャル層形成前の基板の上端と
の間にあるとともに前記基板の不純物の前記エピタキシ
ャル層への拡散により前記埋込領域の上端よりも下方に
形成された上がり込み領域に達していることを特徴とす
る半導体装置。 - 【請求項２】高濃度の第一導電型半導体基板と、該基板
上に形成された第二導電型エピタキシャル層と、該エピ
タキシャル層と前記基板との間に選択的に形成された第
二導電型埋込領域と、前記エピタキシャル層上面から拡
散により形成された第一導電型アイソレーション領域と
を備え、該アイソレーション領域の下端は、前記埋込領
域の上端と前記エピタキシャル層形成前の基板の上端と
の間にあるとともに前記基板の不純物の前記エピタキシ
ャル層への拡散により前記埋込領域の上端よりも下方に
形成された上がり込み領域に達しており、かつ、前記ア
イソレーション領域により互いに分離されたバイポーラ
部と、前記アイソレーション領域と同時に形成された第
一導電型ウエル領域を有するCMOS部とを備えたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283523A JPH0719835B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283523A JPH0719835B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136645A JPS63136645A (ja) | 1988-06-08 |
| JPH0719835B2 true JPH0719835B2 (ja) | 1995-03-06 |
Family
ID=17666637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283523A Expired - Fee Related JPH0719835B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719835B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234453A (ja) * | 1989-03-07 | 1990-09-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0547913A (ja) * | 1991-08-12 | 1993-02-26 | Sharp Corp | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120552A (ja) * | 1983-12-05 | 1985-06-28 | Hitachi Ltd | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
| JPS60180138A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | 半導体装置 |
-
1986
- 1986-11-28 JP JP61283523A patent/JPH0719835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136645A (ja) | 1988-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |