KR900007375B1 - 비교기 - Google Patents

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Abstract

내용 없음.

Description

비교기
제1도는 본 발명의 실시예에 의한 비교기의 블록도.
제2도는 본 발명에 의한 입력신호 파형, 입력
Figure kpo00002
세트 전압취소주기와 비교주기간의 관계들을 설명하는신호 타이밍도.
제3도는 제1도에 나타낸 비교기의 비교기능을 설명하는 기본 블록도.
제4도는 제1도에 나타낸 비교기의 입력
Figure kpo00003
세트 전압의 취소기능을 설명하는 기본 블록도.
제5도는 제1도에 나타낸 비교기의 상세 회로도.
제6도는 제5도에 나타낸 비교기의 각점의 신호 타이밍도.
제7도는 제어신호CNT1의 발생을 설명하는 타이밍도.
본 발명은 연산증폭기를 사용한 비교기에 관한 것이며, 특히 비교가 행해지는 한 상태와 입력
Figure kpo00004
세트 전압이 취소되는 다른 상태 사이에서 절환할 수 있도록하여 연산증폭기의 입력세트 전압에 의해서 영향받지 않는 정밀비교 출력전압을 얻을 수 있게하는 비교기에 관한 것이다.
연산증폭기를 사용하는 비교기에 있어서, 입력신호와 비교하기 위하여 사용되는 기준전압내의 디시죤 레벨에러들이 입력
Figure kpo00006
세트 전압에 의해서 생기는 것은 잘 알려진바다. 이 입력
Figure kpo00007
세트 전압은 비교기의 입력단자들이 서로 단락되고 비교기의 내부회로내에 작은 전압이 남아있을 때에 생기는 것이다. 그와 같은 입력
Figure kpo00008
세트 전압은 예를 들어 FET 트랜지스터들, 저항들 및 기타의 회로소자들의 전기적 특성의 확산과 상기회로소자들의 온도편차에 의해서 생기는 것이다. 디시죤 레벨에러가 입력 읖세트 전압에 의해서 생길 때에 정밀비교 출력전압은 비교기로부터 얻을 수 없는 것이다.
종래에는 입력
Figure kpo00009
세트 전압에 대한 대응책으로 회로소자들의 값의 확산을 줄이거나 취소하도록 시도해왔다. 그러나 그와 같은 대응책은 전기적 특성의 확산이 없는 정밀회로소자들의 대량생산이 어려움으로 만족스럽지 못하다. 더우기
Figure kpo00010
세트 전압취소회로를 제어하기 위하여 클록신호를 발생하는 외부클록발생기를 갖출 필요가 있다. 이런 경우에 입력신호가 바뀌었을 때에 일정한 주기동안에 걸쳐서
Figure kpo00011
세트 전압취소를 위하여 클록신호의 주파수를 바꿀 필요도 있는 것이다.
본 발명의 주목적은 입력
Figure kpo00012
세트 전압에 의해서 영향받지 않는 정밀비교 출력전압의 발생이 가능한 비교기를 제공하는 것이다.
본 발명의 다른 목적은 비교될 입력신호에 준하여 비교기 자체 내에서
Figure kpo00013
세트 전압취소회로를 제어하는 클록신호를 발생할 수 있도록하여 외부클록발생기로부터 클록신호를 공급할 필요가 없게되는 비교기를 제공하는 것이다.
본 발명의 또 다른 목적은
Figure kpo00014
세트 취소동작중에 비교기 출력의 불안정을 방지할 수 있는 비교기를 제공하는 것이다.
본 발명에 의하면, 비교기내에서 비교가 행해지는 하나의 상태의 입력신호를 통과시키고 또한 입력
Figure kpo00015
세트 전압이 취소되는 다른 상태의 입력신호를 차단하기 위한 입력절환회로와, 출력신호를 한 상태로 보지하고 또한 입력절환회로의 다른 상태의 보지출력신호를 출력하기 위한 출력절환회로와, 입력신호에 응답하여한 상태와 다른 상태간에서 절환시키기 위한 제어신호들을 발생시키기 위하여 입력 및 출력절환회로에 연결된 입력/출력절환신호 발생회로와, 한 상태의 비교합성 데이타를 출력하고 또한 다른 상태의 입력
Figure kpo00016
세트전압을 취소하기 위한 비교기를 포함하는 연산증폭기를 사용하는 비교기를 제공하고 있는 것이다.
본 명의 실시예에 의한 비교기를 첨부도면을 참조하여 상세하게 설명하겠다.
제1도에서 비교기는 입력절환회로 A, 출력절환회로 B, 입력/출력절환신호 발생회로 C와, 제1비교기CMP1을 포함하고 있다. 부측 입력단자(-IN)는 비교될 입력신호를 입력하는데 사용되고, 정(+)측 입력단자(+IN)는 통상 전원전압 VDD의 절반인 기준전압을 입력시키는데 사용된다. 입력절환회로 A는 입력신호의 비교 또는 입력 읖세트 전압의 취소에 따라서 회로 C의 제어에 의하여 입력신호를 통과시키거나 차단시킨다. 출력절환회로 B는 비교상태의 출력신호를 보지할 수 있고 또한 입력 읖세트 전압의 취소중에 보지회로부터 신호가 출력되게 게이트들을 절환시킬 수 있다. 입력/출력절환신호 발생회로 C는 상기 회로들 A,B의 제어를 위한 절환신호를들 발생시킨다. 제1비교기 CMP1은 이후에 상세히 설명되는 바와 같이 입력신호 비교상태와 입력
Figure kpo00017
세트 전압취소상태의 두 상태로 기능할 수 있다.
제2도에서 클록신호와 같이 제어신호가 고레벨일때 주기 τ는 취소주기를 지시하고, 제어신호가 저레벨일때 이 주기는 비교주기를 지시한다. 이 경우에 주기 τ는 주기 τ와 최대입력 주파수 fmax(Hz)와의 관계가 τ＜1/2·fmax로 주어지는 최대입력 주파수에 의해서 결정된다. 따라서 주기 τ는 상기 공식에 준한 최대주파수로부터 결정되는 것이다. 그러므로 입력
Figure kpo00018
세트 접압취소는 이 고레벨 주기동안에 행해지고, 제어신호의 저레벨 주기동안에 비교가 행해지는 것이다. 점선으로 표시한 바와 같이 비교주기는 기준전압 Vref에 준한 입력신호의 극성변환부에 의해서 한정지워지고, 취소주기는 입력신호의 극성이 바뀌지 않는 부분에 의해서 한정지워진다. 비교주기에 있어서 비교기의 출력은 입력신호에 응답하여 고레벨에서 저레벨로 또는 저레벨에서 고레벨로 절환된다. 이와 동시에 제1비교기 CMP1의 출력은 출력보지회로내에서 고레벨 또는 저레벨로 보지된다. 그러므로 본 발명에 있어서는 입력신호의 극성이 바뀔 때에만 비교를 하는 것이고, 비교기CMP1의 출력은 이전의 레벨에 관계되게 출력보지회로내에 고레벨 또는 저레벨로 보지되는 것이다. 따라서 입력
Figure kpo00019
세트 신호로 인해서 디시죤 레벨에러가 발생하드라도 비교는 비교주기중에 행해지므로 입력 읖세트 전압은 합성비교 데이타에 영향을 미치지 않는 것이다.
제3 및 4도에 있어서, 이들 회로들은 비교가 행해지는 상태(제3도)와 입력 읖세트 전압이 취소되는 다른 상태(제4도)를 나타내고 있다. 이들 도면내에서 게이트들(트랜지스터 스위치를) G1-G3는 제1도에 나타낸 바와 같이 입력절환회로 A내에 설비되어 있고, 게이트들 G4, G5는 출력절환회로 B내에 설비되어 있다. 이들의 게이트들 G1-G5는 입력/출력절환신호 발생회로 C에 의해서 제어된다. OHC는 회로 B내에 설비된 출력보지회로이다. 출력보지회로는 합성비교 데이타를 보지하고, 취소주기동안에 출력단자로 이 데이타를 출력한다.
제3도에 나타낸 비교에 있어서, 게이트들 G1-G4는 ON이고, 게이트들 G2, G3, G5는 OFF이다. 그러므로 입력신호(-IN)는 기준전압 Vref, 와 비교되고 고레벨 또는 저레벨출력을 출력단자로부터 얻는다. 동시에 이고레벨 또는 저레벨신호가 출력보지회로 OHC내에 보지된다.
제4도에 나타낸 취소에 있어서, 게이트들 G2, G3, G5는 ON이고, 게이트들 G1, G4는 OFF이다. 따라서 비교기 CMP1의 입력단자들은 게이트 G2가 ON이고, 피드백 루프는 게이트 G3가 ON이기 때문에 형성되므로 모두 단락된다. 입력
Figure kpo00020
세트 전압은 캐패시터 CC내에 입력
Figure kpo00021
세트 전압을 보지함으로써 취소될 수 있는것이다. 한편 게이트 G5가 ON이므로 OHC내에 보지된 비교 데이타는 이 상태 동안에 게이트 G5를 거쳐서 출력되어 비교기 CMP1은 취소주기중에는 출력되지 않는 것이다.
제5도에 있어서, 입력절환회로 A는 3개의 게이트들 G1-G3와 캐패시터 CC를 포함하고 있다. 각 게이트는 하나의 P채널 MOS(PMOS) 트랜지스터와 하나의 N채널 MOS(NMOS) 트랜지스터로 원 한쌍의 트랜지스터들로 구성되어 있다. 알려진 바와 같이 PMOS 트랜지스터는 게이트가 저레벨일때에 ON이 될 수 있고, NMOS 트랜지스터는 게이트가 고레벨일때 ON이 될 수 있는 것이다. 그러므로 각 게이트의 ON 또는OFF 상태는 회로 C에서 각 게이트로 인가된 고레벨 또는 저레벨신호에 의해서 제어되는 것이다.
위에서 설명한 바와 같이 캐패시터 CC는 입력
Figure kpo00022
세트 전압을 보지하는 것이다.
출력절환회로 B는 각각이 하나의 PMOS와 하나의 NMOS를 갖는 2개의 게이트를 G4, G5와 출력브지회로 OHC로 사용되는 하나의 플립플롭회로 FF를 포함하고 있다. FFO는 회로 OHC의 출력신호이다.
입력/출력절환신호 발생회로 C는 고레벨 또는 저레벨의 신호를 입력신호의 변화에 응답하여 제어신호를 발생하도록 출력하는 제2비교기 CMP2와, 각각이 제어신호들 CNT1-CNT3을 출력하는 익스클루시브 OR 게이트들 EXOR1-EXOR3와, 복수의 인버터들 1-14와, 제어신호를 반전시키고, 각 캐패시터에서 지연시간을 얻는 캐패시터들을 포함하고 있다.
이 회로의 동작을 제6도를 참조하여 설명하겠다. 제 3, 4도에서 설명한 바와 같이 비교기능중에는 게이트들 G1, G4는 ON이고, 게이트들 G2, G3, G5는 OFF이다. 위의 상태를 얻기 위하여 제어신호들 CNT2와 CNT3는 시간들 Tb1과 Tb2동안에는 저레벨로 세트된다. 출력신호 OUT는 시간 Tb1동안에 저레벨로부터 고레벨로 또 시간 Tb2동안에는 고레벨로부터 저레벨로 절환된다. 이 경우에 제어신호 CNT2가 저레벨일때 게이트 G4의 PMOS는 ON되고, 게이트 G5의 PMOS는 OFF된다. 동시에 CNT2의 반전된 제어신호가 인버터14를 거쳐서 게이트를 G4, G5의 NMOS로 입력되므로 게이트 G4는 ON되고, 게이트 G5는 OFF된다. 더우기 제어신호 CNT3이 저레벨일때 게이트 G1는 ON되고, 게이트들 G2, G3는 OFF된다. 제어신호들 CNT2와 CNT3의 이들 저레벨들은 익스클루시브 OR 게이트들 EXOR2와 EXOR3으로부터 얻어진다.
취소주기에 있어서는, 게이트들 G1, G4는 OFF이고, 게이트를 G2, G3, G5는 ON이다. 위의 상태를 얻기 위하여 제어신호들 CNT2와 CNT3는 시간 Ta1과 Ta2동안에 고레벨로 세트된다. 이들의 시간들 Ta1, Ta2동안에 출력신호 OUT는 시간 Ta1동안에는 저레벨로 또는 시간 Ta2동안에는 고레벨로 보지된다. 제1비교기 CMP1의 출력은 전원전압 VDD의 절반이 된다. 더우기 익스클루시브 OR 게이트 EXOR1으로부터 플립플롭회로 FF의 클록단자까지의 제어신호 CNT1은 저레벨로 보지되므로 플립플롭 FF내에 보지된 데이타는 취소주기중에 게이트 G5를 거쳐서 출력단자 OUT로 출력된다. 이 출력신호 FFO는 출력신호 OUT에서 시간 Ta1동안은 저레벨신호와 같고 시간 Ta2동안은 고레벨신호와 같다.
입력/출력절환신호 발생회로 C에 있어서, 제어신호 CNT1은 제7도에 나타낸 것과 같이 인버터를 2, 4의 출력으로부터 얻어지는 것이다. 즉, 인버터2의 출력은 EXOR1로 입력되고, 인버터4의 지연출력도 역시 EXOR1으로 입력된다. 이 경우에 인버터2의 출력은 고레벨이고, 인버터4의 출력은 이 지연시간 D동안은 저레벨이다. 그러므로 EXOR1의 출력은 지연시간 D 동안에 고레벨로 된다. 즉, 제어신호 CNT1는 EXOR1으로부터 얻는 것이다.
더우기 인버터4의 출력은 인버터5로의 입력이다. 제어신호들 CNT2와 CNT3에 관해서 인버터4의 출력신호는 인버터들 5와 6, 7과 8, 9와 10의 쌍들을 거쳐서 지연된다. 인버터12의 신호는 EXOR2로 입력되고, 인버터8의 출력과 인버터10의 출력은 EXOR3으로 입력된다. 그러므로 각 익스클루시브 OR 회로 EXOR2와 EXOR3의 양 입력은 고레벨 또는 저레벨이다. 익스클루시브 OR 게이트는 저레벨로 되고, 어느 하나의 입력이 고레벨 또는 저레벨이고 다른 입력이 반대레벨일때 출력은 고레벨이 된다.
이 경우에 제6도내의 화살표선으로 나타낸 것과 같이 고레벨에서 저레벨로 또는 저레벨에서 고레벨로의 변화는 제2비교기 CMP2의 선단 또는 종단에 관계되어 행해진다. 즉 비교기 CMP2의 종단과 선단에 준하는 것이다. 신호들 CNT1, CNT2, CNT3는 저레벨로부터 고레벨로 변한다. 그러므로 제어신호 CNT2가 저레벨에서 고레벨로 변화할때 제어신호 CNT3도 역시 짧은 지연 후에 저레벨에서 고레벨로 변화된다. 제어신호 CNT3가 고레벨에서 저레벨로 바뀔때 제어신호 CNT2도 짧은 지연 후에 고레벨에서 저레벨로 변화된다.
위에 설명한 바와 같이 본 발명에 있어서는 입력신호(-IN)의 변화가 검지되고, 제어신호들 CNT1-CNT3가 발생되고, 비교기 CMP1의 출력이 출력보지회로내에 보지된다. 그런 다음
Figure kpo00023
세트 취소상태가 자동적으로 소정의 주기동안에 실현되는 것이다. 그러므로
Figure kpo00024
세트 전압을 취소하기 위하여 외부클록발생기로부터 공급되는 클록신호를 제공할 필요는 없는 것이다.

Claims (8)

  1. 비교기내에서 비교가 행해지는 하나의 상태의 입력신호를 통과시키고 또한 입력
    Figure kpo00025
    세트 전압이 취소되는 다른 상태의 상기 입력신호를 차단시키는 입력절환수단과, 상기 하나의 상태의 출력신호를 보지하고 또한 상기 입력절환수단의 상기 다른 상태의 보지된 출력신호를 출력하는 출력절환수단과, 상기 하나의 상태와 상기 다른 상태간을 절환시키기 위하여 상기 입력신호에 응답하여 제어신호를 발생하는 입력/출력신호발생수단과, 입력 및 출력절환수단에 연결되어 상기 하나의 상태의 합성비교 데이타를 출력하고 상기 다른상태의 상기 입력
    Figure kpo00026
    세트 전압을 취소시키는 제1비교기 수단으로 구성되는 연산증폭기를 사용하고 있는 비교기.
  2. 제1항에 있어서, 입력절환수단은 상기 입력신호를 통과시키거나 차단시키기 위한 3개의 트랜지스터 게이트들과 상기 입력
    Figure kpo00027
    세트 전압을 보지하는 하나의 캐패시터를 포함하고 있는 것을 특징으로 하는 비교기.
  3. 제1항에 있어서, 상기 출력절환수단이 상기 하나의 상태와 상기 다른 상태간을 절환시키기 위한 2개의 트랜지스터 게이트와, 상기 하나의 상태의 상기 출력신호를 보지하기 위한 출력보지회로를 포함하고 있는 것을 특징으로 하는 비교기.
  4. 제1항에 있어서, 입력/출력절환신호 발생수단은 상기 제어신호들을 발생시키기 위한 제2비교기와, 상기 제어신호들을 출력하기 위한 3개의 익스클루시브 OR 게이트들과, 상기 제어신호를 지연시키기 위한 복수의 인버터를 및 캐패시터들을 포함하고 있는 것을 특징으로 하는 비교기.
  5. 제1항에 있어서, 기준전압에 준하여 상기 입력신호들의 극성이 바뀔 때에 비교가 행해지는 상기 하나의 상태가 적용되는 것을 특징으로 하는 비교기.
  6. 제1항에 있어서, 상기 기준전압에 준하여 상기 입력신호의 극성이 바뀌지 않을 때에 입력
    Figure kpo00028
    세트 전압이 취소되는 상기 다른 상태가 적용되는 것을 특징으로 하는 비교기.
  7. 제1항에 있어서, 입력
    Figure kpo00029
    세트 전압이 취소되는 상기 다른 상태의 주기가 최대입력 주파수에 의해서 결정되는 것을 특징으로 하는 비교기.
  8. 제7항에 있어서, 상기 주기 τ와 상기 최대입력 주파수 fmax간의 관계가 τ＜1/2.fmax로 주어지는 것을 특징으로 하는 비교기.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2234069B (en) * 1988-10-28 1992-08-12 Motorola Inc Sensor arrangement
JP2760543B2 (ja) * 1989-02-10 1998-06-04 株式会社東芝 多重帰還回路
US5276367A (en) * 1990-05-14 1994-01-04 Kabushiki Kaisha Komatsu Seisakusho Offset drift reducing device for use in a differential amplification circuit
US5262685A (en) * 1991-10-16 1993-11-16 Unitrode Corporation High-speed, low power auto-zeroed sampling circuit
DE69320630T2 (de) * 1993-09-14 1999-01-14 Sgs Thomson Microelectronics Offset-Verminderung in einer Nulldetektorschaltung
DE19653189C2 (de) * 1996-12-19 1999-04-15 Sgs Thomson Microelectronics Analogsignal-Rechtecksignal-Umformvorrichtung mit Offset-Kompensation
US6242974B1 (en) 1998-03-25 2001-06-05 Micrel,Inc Self-calibrating operational amplifier
US6008685A (en) * 1998-03-25 1999-12-28 Mosaic Design Labs, Inc. Solid state temperature measurement
DE19844663C2 (de) 1998-09-29 2000-09-21 Siemens Ag Schaltungsanordnung und Verfahren zum Einstellen von Schaltpunkten eines Entscheiders
DE10001849C2 (de) * 2000-01-18 2003-11-27 Siemens Ag Vorrichtung und Verfahren zur Auswertung von offsetspannungsbehafteten digitalen Signalen
US6201489B1 (en) 2000-03-21 2001-03-13 International Business Machines Corporation Method and circuit for temporal cancellation of DC offset
US7535265B2 (en) * 2004-10-20 2009-05-19 Semiconductor Components Industries, L.L.C. High accuracy zero crossing detector and method therefor
CN105510691A (zh) * 2015-12-04 2016-04-20 重庆臻远电气有限公司 一种电网电压同步电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2044451A5 (ko) * 1969-05-21 1971-02-19 Sercel Rech Const Elect
WO1980002347A1 (en) * 1979-04-25 1980-10-30 Fujitsu Ltd Offset compensating circuit
US4297642A (en) * 1979-10-31 1981-10-27 Bell Telephone Laboratories, Incorporated Offset correction in operational amplifiers
JPS57202117A (en) * 1981-06-08 1982-12-10 Nippon Denso Co Ltd Chopper type mos comparator
JPS60142610A (ja) * 1983-12-28 1985-07-27 Fujitsu Ltd コンパレ−タ回路
JPS60173916A (ja) * 1984-02-20 1985-09-07 Nec Corp スイッチド・キャパシタ・フィルタ
GB2157108B (en) * 1984-04-02 1988-07-27 Gen Electric Switched comparator circuits
US4577159A (en) * 1984-07-27 1986-03-18 Hewlett-Packard Company Low drift broadband amplifier

Also Published As

Publication number Publication date
EP0252609A2 (en) 1988-01-13
EP0252609A3 (en) 1988-12-21
DE3787762D1 (de) 1993-11-18
KR880000880A (ko) 1988-03-30
DE3787762T2 (de) 1994-02-03
EP0252609B1 (en) 1993-10-13
JPS62291217A (ja) 1987-12-18
JP2685050B2 (ja) 1997-12-03
US4827161A (en) 1989-05-02

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