JP3080905B2 - クランプ回路 - Google Patents
クランプ回路Info
- Publication number
- JP3080905B2 JP3080905B2 JP09169728A JP16972897A JP3080905B2 JP 3080905 B2 JP3080905 B2 JP 3080905B2 JP 09169728 A JP09169728 A JP 09169728A JP 16972897 A JP16972897 A JP 16972897A JP 3080905 B2 JP3080905 B2 JP 3080905B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- circuit
- clamp
- main
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Picture Signal Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＣ結合によって
入力された映像信号をＤＣ単位にクランプするクランプ
回路に関し、クランプ動作の開始，停止時に発生するノ
イズによる変動を補償するクランプ回路に関する。
入力された映像信号をＤＣ単位にクランプするクランプ
回路に関し、クランプ動作の開始，停止時に発生するノ
イズによる変動を補償するクランプ回路に関する。
【０００２】
【従来の技術】クランプ回路は、ＡＣ結合によって入力
された信号にＤＣ電位を与え、信号処理回路で消費する
電荷を補い、安定したＤＣレベルに保つことを目的とし
ている。そのため、クランプ回路から発生するノイズを
抑えることは重要である。以下、図面を参照しながら従
来のクランプ回路について説明する。
された信号にＤＣ電位を与え、信号処理回路で消費する
電荷を補い、安定したＤＣレベルに保つことを目的とし
ている。そのため、クランプ回路から発生するノイズを
抑えることは重要である。以下、図面を参照しながら従
来のクランプ回路について説明する。
【０００３】図５は、従来のクランプ回路の一例を示す
ものである。また、図７は、そのタイミングを示す図で
ある。
ものである。また、図７は、そのタイミングを示す図で
ある。
【０００４】クランプ動作のメインとなる演算増幅器２
は、非反転入力端子にクランプ電圧入力端子７からクラ
ンプ電圧を入力し、反転入力端子にフィードバックルー
プからの信号を入力する。演算増幅器２の出力は、主ス
イッチ１を介して映像信号入力端子８と信号処理回路６
に接続し、これらをクランプ電圧入力端子７のクランプ
電圧になるように動作する。フィードバックループは２
種類のループがあり、演算増幅器２の出力が第１のスイ
ッチ３を介して演算増幅器２の反転入力端子に接続する
フィードバックループと、主スイッチ１と第２のスイッ
チ４を直列に介して演算増幅器２の反転入力端子に接続
するフィードバックループとである。
は、非反転入力端子にクランプ電圧入力端子７からクラ
ンプ電圧を入力し、反転入力端子にフィードバックルー
プからの信号を入力する。演算増幅器２の出力は、主ス
イッチ１を介して映像信号入力端子８と信号処理回路６
に接続し、これらをクランプ電圧入力端子７のクランプ
電圧になるように動作する。フィードバックループは２
種類のループがあり、演算増幅器２の出力が第１のスイ
ッチ３を介して演算増幅器２の反転入力端子に接続する
フィードバックループと、主スイッチ１と第２のスイッ
チ４を直列に介して演算増幅器２の反転入力端子に接続
するフィードバックループとである。
【０００５】主スイッチ１と第２のスイッチ４の開閉は
同時に行われ、クランプパルス信号入力端子９からのク
ランプパルス信号によって動作し、第１のスイッチ３は
クランプパルス信号の反転信号で開閉する。これらのス
イッチの開閉信号を生成している回路がスイッチ制御回
路５で、この従来例の場合、クランプパルス信号を反転
するインバータで構成されている。また、スイッチはＣ
ＭＯＳの場合、ＰｃｈトランジスタとＮｃｈトランジス
タを用いたトランスミッションゲートで構成される。
同時に行われ、クランプパルス信号入力端子９からのク
ランプパルス信号によって動作し、第１のスイッチ３は
クランプパルス信号の反転信号で開閉する。これらのス
イッチの開閉信号を生成している回路がスイッチ制御回
路５で、この従来例の場合、クランプパルス信号を反転
するインバータで構成されている。また、スイッチはＣ
ＭＯＳの場合、ＰｃｈトランジスタとＮｃｈトランジス
タを用いたトランスミッションゲートで構成される。
【０００６】次に、動作について説明する。従来例で使
用しているスイッチは、開閉信号が論理“０”で開、
“１”で閉となる。いま、図７のタイミングチャートに
示すように、クランプパルス信号が論理“０”の時、第
１のスイッチ３が閉、主スイッチ１と第２のスイッチ４
は開となり、演算増幅器２のフィードバックループは第
１のスイッチ３を介して形成されている。次に、クラン
プパルス信号入力端子９が論理“１”に変化すると、第
１のスイッチ３は開になり、主スイッチ１と第２のスイ
ッチ４は閉に変化し、フィードバックループは、主スイ
ッチ１と第２のスイッチ４を介するループに切り替わ
り、映像入力端子８と信号処理回路６への電位にクラン
プ電圧が供給される。再び、クランプパルス信号入力端
子９が論理“０”に変化すると、第１のスイッチ３を介
する始めのフィードバックループに戻る。
用しているスイッチは、開閉信号が論理“０”で開、
“１”で閉となる。いま、図７のタイミングチャートに
示すように、クランプパルス信号が論理“０”の時、第
１のスイッチ３が閉、主スイッチ１と第２のスイッチ４
は開となり、演算増幅器２のフィードバックループは第
１のスイッチ３を介して形成されている。次に、クラン
プパルス信号入力端子９が論理“１”に変化すると、第
１のスイッチ３は開になり、主スイッチ１と第２のスイ
ッチ４は閉に変化し、フィードバックループは、主スイ
ッチ１と第２のスイッチ４を介するループに切り替わ
り、映像入力端子８と信号処理回路６への電位にクラン
プ電圧が供給される。再び、クランプパルス信号入力端
子９が論理“０”に変化すると、第１のスイッチ３を介
する始めのフィードバックループに戻る。
【０００７】
【発明が解決しようとする課題】従来のクランプ回路の
第１の問題点は、スイッチ制御回路５では、スイッチの
開閉の順序によっては、演算増幅器２からノイズが発生
することがある。
第１の問題点は、スイッチ制御回路５では、スイッチの
開閉の順序によっては、演算増幅器２からノイズが発生
することがある。
【０００８】その理由は、スイッチ制御回路５からの２
つの開閉信号によって、第１のスイッチ３の開閉と、主
スイッチ１と第２のスイッチ４の開閉を同時に切替える
ように構成されているが、実際は、両者の開閉信号に時
間差が生じることは必須で、図７のタイミングチャート
に示すように、演算増幅器２のフィードバックループが
形成されない瞬間、すなわち、全スイッチが開の状態が
存在する可能性があるためである。
つの開閉信号によって、第１のスイッチ３の開閉と、主
スイッチ１と第２のスイッチ４の開閉を同時に切替える
ように構成されているが、実際は、両者の開閉信号に時
間差が生じることは必須で、図７のタイミングチャート
に示すように、演算増幅器２のフィードバックループが
形成されない瞬間、すなわち、全スイッチが開の状態が
存在する可能性があるためである。
【０００９】その状態での演算増幅器２は増幅ゲインが
最大で、スイッチ開閉時のわずかなノイズを大きいノイ
ズに増幅し出力してしまう。その結果、信号処理回路６
において、ノイズを処理してしまう結果になる。
最大で、スイッチ開閉時のわずかなノイズを大きいノイ
ズに増幅し出力してしまう。その結果、信号処理回路６
において、ノイズを処理してしまう結果になる。
【００１０】従来のクランプ回路の第２の問題点は、主
スイッチ１の開閉時に発生するノイズが直接、映像信号
に伝播し、信号処理回路６において誤動作を招くことで
ある。
スイッチ１の開閉時に発生するノイズが直接、映像信号
に伝播し、信号処理回路６において誤動作を招くことで
ある。
【００１１】その理由は、主スイッチ１がサイズの大き
いトランジスタで構成されており、開閉時のフィードス
ルーノイズが大きいためである。
いトランジスタで構成されており、開閉時のフィードス
ルーノイズが大きいためである。
【００１２】演算増幅器２の出力は、主スイッチ１を介
して信号処理回路６に接続されており、演算増幅器２か
ら信号処理回路６にかけて流れる電流により、主スイッ
チ１で電圧降下を生じ、クランプレベルに電圧差が生じ
る。この電圧差を防ぐため、通常はサイズの大きいトラ
ンジスタで主スイッチ１を構成している。そのため、こ
の主スイッチ１が一度に開閉する時、大きなノイズを発
生してしまう。
して信号処理回路６に接続されており、演算増幅器２か
ら信号処理回路６にかけて流れる電流により、主スイッ
チ１で電圧降下を生じ、クランプレベルに電圧差が生じ
る。この電圧差を防ぐため、通常はサイズの大きいトラ
ンジスタで主スイッチ１を構成している。そのため、こ
の主スイッチ１が一度に開閉する時、大きなノイズを発
生してしまう。
【００１３】従来のクランプ回路の第３の問題点は、信
号処理回路６の回路規模が大きい場合、クランプ回路か
ら遠方にある信号処理部で、期待のクランプレベルに電
圧差が生じる問題がある。
号処理回路６の回路規模が大きい場合、クランプ回路か
ら遠方にある信号処理部で、期待のクランプレベルに電
圧差が生じる問題がある。
【００１４】また、その電圧差を最小にするため、クラ
ンプ動作の能力を上げるとノイズの発生が大きくなると
いう問題もある。
ンプ動作の能力を上げるとノイズの発生が大きくなると
いう問題もある。
【００１５】その理由は、演算増幅器２のフィードバッ
クループがクランプ回路内で構成されているため、クラ
ンプ回路の出力端で期待のクランプ電圧に達すると、ク
ランプ動作が平衡状態になるためである。信号処理回路
６内の映像信号線上の寄生素子等の電圧降下により、遠
方の処理部においてクランプレベルに電圧差が生じてい
ても平衡を保ってしまい、フィードバックがかからな
い。
クループがクランプ回路内で構成されているため、クラ
ンプ回路の出力端で期待のクランプ電圧に達すると、ク
ランプ動作が平衡状態になるためである。信号処理回路
６内の映像信号線上の寄生素子等の電圧降下により、遠
方の処理部においてクランプレベルに電圧差が生じてい
ても平衡を保ってしまい、フィードバックがかからな
い。
【００１６】本発明の目的は、クランプ動作の切り替え
の際に生じるノイズを抑制するクランプ回路を提供する
ことにある。
の際に生じるノイズを抑制するクランプ回路を提供する
ことにある。
【００１７】本発明の他の目的は、信号処理回路の末端
の処理部においても、正しいクランプ電圧にクランプす
るクランプ回路を提供することにある。
の処理部においても、正しいクランプ電圧にクランプす
るクランプ回路を提供することにある。
【００１８】
【課題を解決するための手段】非反転入力端子をクラン
プ電圧入力端子に接続し、反転入力端子をフィードバッ
ク端子とする演算増幅器を有し、前記演算増幅器の出力
を第１のスイッチを介して前記フィードバック端子に接
続し、かつ主スイッチを介して映像信号入力端子，信号
処理回路，および第２のスイッチの一端に接続し、前記
第２のスイッチの他端を前記フィードバック端子に接続
し、前記第１のスイッチにより形成される第１のフィー
ドバックループと、前記主スイッチおよび第２のスイッ
チにより形成される第２のフィードバックループとを有
し、前記映像信号を所定期間において所定電圧にクラン
プするクランプ回路において、 前記第１のスイッチと前
記主スイッチおよび第２のスイッチとの開閉を逆転させ
る際、前記演算増幅器における前記第１のフィードバッ
クループと前記第２のフィードバックループとの少なく
ともどちらか一方のフィードバックループが形成される
時間が存在するようスイッチを制御するスイッチ制御回
路を有する構成とする。
プ電圧入力端子に接続し、反転入力端子をフィードバッ
ク端子とする演算増幅器を有し、前記演算増幅器の出力
を第１のスイッチを介して前記フィードバック端子に接
続し、かつ主スイッチを介して映像信号入力端子，信号
処理回路，および第２のスイッチの一端に接続し、前記
第２のスイッチの他端を前記フィードバック端子に接続
し、前記第１のスイッチにより形成される第１のフィー
ドバックループと、前記主スイッチおよび第２のスイッ
チにより形成される第２のフィードバックループとを有
し、前記映像信号を所定期間において所定電圧にクラン
プするクランプ回路において、 前記第１のスイッチと前
記主スイッチおよび第２のスイッチとの開閉を逆転させ
る際、前記演算増幅器における前記第１のフィードバッ
クループと前記第２のフィードバックループとの少なく
ともどちらか一方のフィードバックループが形成される
時間が存在するようスイッチを制御するスイッチ制御回
路を有する構成とする。
【００１９】また、上記クランプ回路において、主スイ
ッチを複数のスイッチに分割して並列に接続し、それぞ
れのスイッチの制御のタイミングに時間差を持たせる回
路を接続したスイッチ制御回路を有する構成とする。
ッチを複数のスイッチに分割して並列に接続し、それぞ
れのスイッチの制御のタイミングに時間差を持たせる回
路を接続したスイッチ制御回路を有する構成とする。
【００２０】また、第１，第２および主スイッチを制御
する信号の立上がり，立下がり時間を緩やかにする回路
を有する構成とする。
する信号の立上がり，立下がり時間を緩やかにする回路
を有する構成とする。
【００２１】さらに、前述のクランプ回路の第２のスイ
ッチを信号処理回路にそれぞれ配置接続し、第２のスイ
ッチの制御信号の配線の最終端をスイッチ制御回路にフ
ィードバック接続し、第１のスイッチの制御タイミング
に用いるスイッチ制御回路を有する構成とする。
ッチを信号処理回路にそれぞれ配置接続し、第２のスイ
ッチの制御信号の配線の最終端をスイッチ制御回路にフ
ィードバック接続し、第１のスイッチの制御タイミング
に用いるスイッチ制御回路を有する構成とする。
【００２２】本発明のクランプ回路では、第１のスイッ
チの制御を行う信号と、主スイッチと第２のスイッチの
制御を行う信号を生成するスイッチ制御回路において、
それら２つの信号が同時に変化、あるいは、共に論理
“０”にならないタイミングを生成することによって、
演算増幅器のフィードバックループがオープン状態を形
成しない。
チの制御を行う信号と、主スイッチと第２のスイッチの
制御を行う信号を生成するスイッチ制御回路において、
それら２つの信号が同時に変化、あるいは、共に論理
“０”にならないタイミングを生成することによって、
演算増幅器のフィードバックループがオープン状態を形
成しない。
【００２３】また、主スイッチを複数に分割し順次開閉
動作を行うことにより、開閉時に発生するノイズの量を
減らすよう作用する。また、スイッチ制御信号の立上が
り，立下がり時間を緩やかにして開閉を徐々に行うこと
によっても、ノイズ発生量を減らすことができる。
動作を行うことにより、開閉時に発生するノイズの量を
減らすよう作用する。また、スイッチ制御信号の立上が
り，立下がり時間を緩やかにして開閉を徐々に行うこと
によっても、ノイズ発生量を減らすことができる。
【００２４】
【発明の実施の形態】以下、図面を参照して実施の形態
について説明する。図１は、本発明による一実施例であ
り、図５の従来例と同一部分については同一符号を付し
て説明を省略する。
について説明する。図１は、本発明による一実施例であ
り、図５の従来例と同一部分については同一符号を付し
て説明を省略する。
【００２５】図１において、スイッチ制御回路５の内部
構成を除き、図５と同様の構成となる。スイッチ制御回
路５はクランプパルス信号入力端子９からクランプ信号
を入力し、第１のスイッチ３を制御し、および、主スイ
ッチ１と第２のスイッチ４を制御する２種類の制御信号
を出力する回路である。図１の実施例のスイッチ制御回
路では、クランプパルス信号入力端子９は、ＯＲ回路５
ｂ，ＮＡＮＤ回路５ｃと遅延回路５ａに接続され、遅延
回路５ａの出力は、前述のＯＲ回路５ｂとＮＡＮＤ回路
５ｃに接続される。ＯＲ回路５ｂ，ＮＡＮＤ回路５ｃ
は、それぞれ論理和，論理積の反転となる論理であれば
良い。ＮＡＮＤ回路５ｃの出力は第１のスイッチ３に接
続され、ＯＲ回路回路５ｂの出力は主スイッチ１と第２
のスイッチ４に接続される。また、スイッチはＣＭＯＳ
の場合、ＰｃｈトランジスタとＮｃｈトランジスタを抱
き合わせたトランスミッションゲートを用いるのが一般
的である。
構成を除き、図５と同様の構成となる。スイッチ制御回
路５はクランプパルス信号入力端子９からクランプ信号
を入力し、第１のスイッチ３を制御し、および、主スイ
ッチ１と第２のスイッチ４を制御する２種類の制御信号
を出力する回路である。図１の実施例のスイッチ制御回
路では、クランプパルス信号入力端子９は、ＯＲ回路５
ｂ，ＮＡＮＤ回路５ｃと遅延回路５ａに接続され、遅延
回路５ａの出力は、前述のＯＲ回路５ｂとＮＡＮＤ回路
５ｃに接続される。ＯＲ回路５ｂ，ＮＡＮＤ回路５ｃ
は、それぞれ論理和，論理積の反転となる論理であれば
良い。ＮＡＮＤ回路５ｃの出力は第１のスイッチ３に接
続され、ＯＲ回路回路５ｂの出力は主スイッチ１と第２
のスイッチ４に接続される。また、スイッチはＣＭＯＳ
の場合、ＰｃｈトランジスタとＮｃｈトランジスタを抱
き合わせたトランスミッションゲートを用いるのが一般
的である。
【００２６】次に、動作について説明する。本実施例で
使用しているスイッチも従来例と同様に、開閉信号が論
理“０”で開、論理“１”で閉となる。図６に示すタイ
ミングチャートが、本実施例のタイミングである。い
ま、クランプパルス信号入力端子９が論理“０”の時、
第１のスイッチ３が閉で、主スイッチ１と第２のスイッ
チ４は開となり、演算増幅器２のフィードバックループ
は第１のスイッチ３を介して形成されている。次に、ク
ランプパルス信号入力端子９が論理“１”に変化する
と、直ちに主スイッチ１と第２のスイッチ４は閉に変化
するが、第１のスイッチ３は遅延回路５ａの遅延時間の
後に開に変化し、主スイッチ１と第２のスイッチ４を介
して形成するフィードバックループに切り替わる。ま
た、クランプパルス信号入力端子９が論理“０”に変化
するときは逆に、第１のスイッチ３は直ちに閉に変化す
るが、主スイッチ１と第２のスイッチ４は遅延回路５ａ
の遅延時間の後に開に変化して、フィードバックループ
が切り替わる。つまり、図６のタイミングチャートに示
す遅延時間の間は全スイッチが閉となり、２つのフィー
ドバックループが重なって存在する。瞬時でも、演算増
幅器２のフィードバックループが形成されない時間は存
在しない。
使用しているスイッチも従来例と同様に、開閉信号が論
理“０”で開、論理“１”で閉となる。図６に示すタイ
ミングチャートが、本実施例のタイミングである。い
ま、クランプパルス信号入力端子９が論理“０”の時、
第１のスイッチ３が閉で、主スイッチ１と第２のスイッ
チ４は開となり、演算増幅器２のフィードバックループ
は第１のスイッチ３を介して形成されている。次に、ク
ランプパルス信号入力端子９が論理“１”に変化する
と、直ちに主スイッチ１と第２のスイッチ４は閉に変化
するが、第１のスイッチ３は遅延回路５ａの遅延時間の
後に開に変化し、主スイッチ１と第２のスイッチ４を介
して形成するフィードバックループに切り替わる。ま
た、クランプパルス信号入力端子９が論理“０”に変化
するときは逆に、第１のスイッチ３は直ちに閉に変化す
るが、主スイッチ１と第２のスイッチ４は遅延回路５ａ
の遅延時間の後に開に変化して、フィードバックループ
が切り替わる。つまり、図６のタイミングチャートに示
す遅延時間の間は全スイッチが閉となり、２つのフィー
ドバックループが重なって存在する。瞬時でも、演算増
幅器２のフィードバックループが形成されない時間は存
在しない。
【００２７】図２は、主スイッチ１を複数のスイッチに
分割し、それぞれの制御に時間差を設けて順次に開閉す
るようにした実施の形態である。図１の構成とは、主ス
イッチ１とスイッチ制御回路５の内部構成が異なる。主
スイッチ１を複数に分割しそれらを並列に接続し、スイ
ッチの開閉を制御する信号は、ＯＲ回路５ｂの出力に遅
延回路５ｄを直列に接続し、各々のタップからの信号を
用いる構成とする。図２の実施の形態では、主スイッチ
１を３分割し、遅延回路５ｄを２つ直列に接続してい
る。
分割し、それぞれの制御に時間差を設けて順次に開閉す
るようにした実施の形態である。図１の構成とは、主ス
イッチ１とスイッチ制御回路５の内部構成が異なる。主
スイッチ１を複数に分割しそれらを並列に接続し、スイ
ッチの開閉を制御する信号は、ＯＲ回路５ｂの出力に遅
延回路５ｄを直列に接続し、各々のタップからの信号を
用いる構成とする。図２の実施の形態では、主スイッチ
１を３分割し、遅延回路５ｄを２つ直列に接続してい
る。
【００２８】図２の実施の形態の動作について説明す
る。３分割している主スイッチ１のうち、ＯＲ回路５ｂ
が直接接続している主スイッチ１ａの開閉が始めに行わ
れ、次に遅延回路５ｄの１段目出力が接続している主ス
イッチ１ｂの開閉が行われ、さらに、２段目の遅延回路
５ｄが接続している主スイッチ１ｃの開閉が行われる。
このように、一度に主スイッチ１を開閉するのではな
く、分割したスイッチを遅延回路５ｄの遅延時間だけタ
イミングをずらして開閉を行うように制御する。
る。３分割している主スイッチ１のうち、ＯＲ回路５ｂ
が直接接続している主スイッチ１ａの開閉が始めに行わ
れ、次に遅延回路５ｄの１段目出力が接続している主ス
イッチ１ｂの開閉が行われ、さらに、２段目の遅延回路
５ｄが接続している主スイッチ１ｃの開閉が行われる。
このように、一度に主スイッチ１を開閉するのではな
く、分割したスイッチを遅延回路５ｄの遅延時間だけタ
イミングをずらして開閉を行うように制御する。
【００２９】図３は、スイッチの開閉速度を緩やかに行
うようにした実施の形態で、図１とは、スイッチ制御回
路５の構成が異なり、出力段に抵抗とコンデンサをそれ
ぞれ接続した構成となっている。スイッチ制御回路５の
ＯＲ回路５ｂおよびＮＡＮＤ回路５ｃの出力信号の立上
がりと立下がりに、抵抗とコンデンサによる時定数を持
たせることで、スイッチの開閉を緩やかに行う。
うようにした実施の形態で、図１とは、スイッチ制御回
路５の構成が異なり、出力段に抵抗とコンデンサをそれ
ぞれ接続した構成となっている。スイッチ制御回路５の
ＯＲ回路５ｂおよびＮＡＮＤ回路５ｃの出力信号の立上
がりと立下がりに、抵抗とコンデンサによる時定数を持
たせることで、スイッチの開閉を緩やかに行う。
【００３０】図４は、すべての信号処理回路において安
定したクランプ電圧を得るようにした実施の形態で、図
１の構成とは、第２のスイッチ４の数と配置および、ス
イッチ制御回路５のＮＡＮＤ回路５ｃの入力経路が異な
る。一例として、信号処理回路６が８ビットフラッシュ
型ＡＤコンバータの場合、信号処理回路６は２５６個の
入力処理部で構成される。２５６個もの信号処理回路で
構成されているため、面積の大きい回路構成となる。そ
のそれぞれに、第２のスイッチ４を並列に配置し、スイ
ッチの一方は信号処理部に接続され、もう一方は演算増
幅器２の反転入力端子に接続されフィードバックループ
を形成する。また、２５６個のスイッチ４の制御信号
は、最終端のスイッチ４までの全てを介して、スイッチ
制御回路５のＮＡＮＤ回路５ｃに入力される。
定したクランプ電圧を得るようにした実施の形態で、図
１の構成とは、第２のスイッチ４の数と配置および、ス
イッチ制御回路５のＮＡＮＤ回路５ｃの入力経路が異な
る。一例として、信号処理回路６が８ビットフラッシュ
型ＡＤコンバータの場合、信号処理回路６は２５６個の
入力処理部で構成される。２５６個もの信号処理回路で
構成されているため、面積の大きい回路構成となる。そ
のそれぞれに、第２のスイッチ４を並列に配置し、スイ
ッチの一方は信号処理部に接続され、もう一方は演算増
幅器２の反転入力端子に接続されフィードバックループ
を形成する。また、２５６個のスイッチ４の制御信号
は、最終端のスイッチ４までの全てを介して、スイッチ
制御回路５のＮＡＮＤ回路５ｃに入力される。
【００３１】図４の実施の形態の動作について説明す
る。クランプパルス信号入力端子９が論理“１”に変化
すると、主スイッチ１と第２のスイッチ４が閉になる。
しかし、一例として８ビットＡＤコンバータのように２
５６個もの大規模な信号処理回路６になると遠方にある
信号処理部のクランプ電圧に電圧差が生じる。そのた
め、スイッチ４の最終段の制御信号をスイッチ制御回路
５へフィードバックすることによって、遠方の信号処理
部までクランプ動作が完了したというタイミング信号を
得ることができる。その信号は、スイッチ制御回路５の
ＮＡＮＤ回路５ｃに入力し、ＮＡＮＤ回路５ｃ出力信号
が論理“０”になって、第１のスイッチ３が開となる。
る。クランプパルス信号入力端子９が論理“１”に変化
すると、主スイッチ１と第２のスイッチ４が閉になる。
しかし、一例として８ビットＡＤコンバータのように２
５６個もの大規模な信号処理回路６になると遠方にある
信号処理部のクランプ電圧に電圧差が生じる。そのた
め、スイッチ４の最終段の制御信号をスイッチ制御回路
５へフィードバックすることによって、遠方の信号処理
部までクランプ動作が完了したというタイミング信号を
得ることができる。その信号は、スイッチ制御回路５の
ＮＡＮＤ回路５ｃに入力し、ＮＡＮＤ回路５ｃ出力信号
が論理“０”になって、第１のスイッチ３が開となる。
【００３２】
【発明の効果】本発明によれば、演算増幅器からノイズ
が発生しないため、信号処理回路６においてノイズの影
響のない信号処理動作が行える。
が発生しないため、信号処理回路６においてノイズの影
響のない信号処理動作が行える。
【００３３】その理由は、演算増幅器のフィードバック
ループが形成されないオープンの期間がないようにスイ
ッチ制御回路において、第１のスイッチの制御、およ
び、主スイッチと第２のスイッチの制御を別々のタイミ
ングで行うためである。
ループが形成されないオープンの期間がないようにスイ
ッチ制御回路において、第１のスイッチの制御、およ
び、主スイッチと第２のスイッチの制御を別々のタイミ
ングで行うためである。
【００３４】また本発明によれば、主スイッチ１の開閉
時のノイズを低減し、安定した信号処理動作を行うこと
ができる。
時のノイズを低減し、安定した信号処理動作を行うこと
ができる。
【００３５】その理由は、図２では、主スイッチの構成
を複数のスイッチに分割して順次開閉を行うことで、一
度に開閉するよりも発生するノイズを低減できるため、
図３では、主スイッチ１の開閉を緩やかに行うことでフ
ィードスルーノイズの発生を低減できるためである。図
２と図３の両方を組み合わせることで、さらにノイズの
発生を抑えることができるのは明らかである。
を複数のスイッチに分割して順次開閉を行うことで、一
度に開閉するよりも発生するノイズを低減できるため、
図３では、主スイッチ１の開閉を緩やかに行うことでフ
ィードスルーノイズの発生を低減できるためである。図
２と図３の両方を組み合わせることで、さらにノイズの
発生を抑えることができるのは明らかである。
【００３６】さらに本発明によれば、大規模な信号処理
回路の遠方の信号処理部でも、電圧差の少ない安定した
クランプ動作を行うことができる。
回路の遠方の信号処理部でも、電圧差の少ない安定した
クランプ動作を行うことができる。
【００３７】その理由は、演算増幅器のフィードバック
ループを信号処理回路のそれぞれで形成しているため、
最終段の処理部でもクランプ電圧に差が生じないため
と、最終段の処理まで制御信号が伝達したことを確認し
た上で、フィードバックループを切替える制御を行うた
めである。
ループを信号処理回路のそれぞれで形成しているため、
最終段の処理部でもクランプ電圧に差が生じないため
と、最終段の処理まで制御信号が伝達したことを確認し
た上で、フィードバックループを切替える制御を行うた
めである。
【図面の簡単な説明】
【図１】本発明によるクランプ回路の一実施の形態の構
成図でありスイッチ開閉タイミングを制御するものを示
す。
成図でありスイッチ開閉タイミングを制御するものを示
す。
【図２】本発明によるクランプ回路の一実施の形態の構
成図でありスイッチ開閉時のノイズを削減するものを示
す。
成図でありスイッチ開閉時のノイズを削減するものを示
す。
【図３】本発明によるクランプ回路の一実施の形態の構
成図でありスイッチ開閉時のノイズを削減するものを示
す。
成図でありスイッチ開閉時のノイズを削減するものを示
す。
【図４】本発明によるクランプ回路の一実施の形態の構
成図であり信号処理回路のクランプレベルの変動を抑え
るものを示す。
成図であり信号処理回路のクランプレベルの変動を抑え
るものを示す。
【図５】従来のクランプ回路の構成図である。
【図６】本発明のクランプ回路のタイミングチャートで
ある。
ある。
【図７】従来のクランプ回路のタイミングチャートであ
る。
る。
１，１ａ，１ｂ，１ｃ 主スイッチ ２ 演算増幅器 ３ 第１のスイッチ ４ 第２のスイッチ ５ スイッチ制御回路 ５ａ 遅延回路 ５ｂ ＯＲ回路 ５ｃ ＮＡＮＤ回路 ５ｄ 遅延回路 ６ 信号処理回路 ７ クランプ電圧入力端子 ８ 映像信号入力端子 ９ クランプパルス信号入力端子
Claims (9)
- 【請求項１】非反転入力端子をクランプ電圧入力端子に
接続し、反転入力端子をフィードバック端子とする演算
増幅器を有し、前記演算増幅器の出力を第１のスイッチ
を介して前記フィードバック端子に接続し、かつ主スイ
ッチを介して映像信号入力端子，信号処理回路，および
第２のスイッチの一端に接続し、前記第２のスイッチの
他端を前記フィードバック端子に接続し、前記第１のス
イッチにより形成される第１のフィードバックループ
と、前記主スイッチおよび第２のスイッチにより形成さ
れる第２のフィードバックループとを有し、前記映像信
号を所定期間において所定電圧にクランプするクランプ
回路において、 前記第１のスイッチと前記主スイッチおよび第２のスイ
ッチとの開閉を逆転させる際、前記演算増幅器における
前記第１のフィードバックループと前記第２のフィード
バックループとの少なくともどちらか一方のフィードバ
ックループが形成される時間が存在するようスイッチを
制御する スイッチ制御回路を有することを特徴とするク
ランプ回路。 - 【請求項２】前記主スイッチを複数のスイッチに分割し
て並列に接続し、それぞれのスイッチ制御のタイミング
に時間差を持たせる回路を前記スイッチ制御回路が有す
ることを特徴とする請求項１記載のクランプ回路。 - 【請求項３】前記スイッチ制御回路は、前記第１スイッ
チ，第２スイッチ，主スイッチを制御する信号の立上が
り，立下がり時間を変える調整回路を持つことを特徴と
する請求項１記載のクランプ回路。 - 【請求項４】複数の前記第２のスイッチを前記信号処理
回路にそれぞれ配置接続し、前記第２のスイッチの制御
信号の配線の最終端を前記スイッチ制御回路にフィード
バック接続し、前記第１のスイッチのタイミング制御に
用いることを特徴とする請求項１記載のクランプ回路。 - 【請求項５】前記スイッチ制御回路は、クランプパルス
信号を入力する遅延回路と、前記遅延回路の出力とクラ
ンプパルス信号を入力するＯＲ回路およびＮＡＮＤ回路
とで構成されることを特徴とする請求項１記載のクラン
プ回路。 - 【請求項６】前記スイッチ制御回路は、前記ＯＲ回路の
出力に直列に接続された複数の遅延回路を有し、各々の
遅延回路の端子を複数の前記主スイッチの制御入力に接
続することを特徴とする請求項５記載のクランプ回路。 - 【請求項７】前記スイッチ制御回路は、前記ＯＲ回路お
よびＮＡＮＤ回路の出力にそれぞれ直列に接続された抵
抗素子と、前記抵抗素子の他端と接地との間に接続され
た容量素子とを有することを特徴とする請求項５記載の
クランプ回路。 - 【請求項８】前記第１のスイッチ，第２のスイッチ，主
スイッチを、Ｎｃｈトランジスタまたは、Ｐｃｈトラン
ジスタのどちらか一方で構成するトランスファーゲート
によるスイッチ回路で構成することを特徴とする請求項
１〜７のいずれかに記載のクランプ回路。 - 【請求項９】前記第１のスイッチ，第２のスイッチ，主
スイッチを、ＮｃｈトランジスタとＰｃｈトランジスタ
の両方を抱き合わせたトランスミッションゲートによる
スイッチ回路で構成することを特徴とする請求項１〜７
のいずれかに記載のクランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09169728A JP3080905B2 (ja) | 1997-06-26 | 1997-06-26 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09169728A JP3080905B2 (ja) | 1997-06-26 | 1997-06-26 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117503A JPH1117503A (ja) | 1999-01-22 |
| JP3080905B2 true JP3080905B2 (ja) | 2000-08-28 |
Family
ID=15891758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09169728A Expired - Fee Related JP3080905B2 (ja) | 1997-06-26 | 1997-06-26 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080905B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5379512B2 (ja) * | 2009-02-18 | 2013-12-25 | 新日本無線株式会社 | 映像信号クランプ回路 |
-
1997
- 1997-06-26 JP JP09169728A patent/JP3080905B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117503A (ja) | 1999-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940008718B1 (ko) | 직류 전류를 제거한 데이타 출력버퍼 | |
| EP0114475B1 (en) | Improvements in or relating to sample-and-hold circuits | |
| US5777497A (en) | CMOS output circuit with precharge circuit | |
| US6762625B1 (en) | Programmable differential current mode line driver with multiple classes of circuit operation | |
| US6046607A (en) | Logic circuit controlled by a plurality of clock signals | |
| US6906569B2 (en) | Digital signal delay device | |
| US5670899A (en) | Logic circuit controlled by a plurality of clock signals | |
| US20030085747A1 (en) | Integrable, controllable delay device, delay device in a control loop, and method for delaying a clock signal using a delay device | |
| US5489859A (en) | CMOS output circuit with high speed high impedance mode | |
| JP3080905B2 (ja) | クランプ回路 | |
| KR19980020207A (ko) | 병렬 가산기 | |
| US5923192A (en) | CMOS circuit | |
| US5644262A (en) | Digitally controlled capacitive load | |
| US20070182462A1 (en) | Output driver capable of controlling a short circuit current | |
| US7030673B2 (en) | Phase splitter circuit | |
| GB2291295A (en) | Low-noise CMOS output driver | |
| JP2004112453A (ja) | 信号伝送装置 | |
| JP4185689B2 (ja) | ランバスｄｒａｍの出力電流制御回路 | |
| US6697612B2 (en) | Receiving section of a telephone | |
| JPH07273637A (ja) | 同期回路とそれを用いたレベル変換方法 | |
| KR20010078195A (ko) | 최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로 | |
| JP2000182375A (ja) | 半導体メモリ装置 | |
| JPH04217116A (ja) | 出力回路 | |
| JPH0537325A (ja) | 半導体集積回路 | |
| JPH10116309A (ja) | ニューロンｍｏｓトランジスタを有する増幅器回路の中の自動調整動作点調整装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |