JPS62291217A - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
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- JPS62291217A JPS62291217A JP61133790A JP13379086A JPS62291217A JP S62291217 A JPS62291217 A JP S62291217A JP 61133790 A JP61133790 A JP 61133790A JP 13379086 A JP13379086 A JP 13379086A JP S62291217 A JPS62291217 A JP S62291217A
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- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 abstract description 7
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 abstract description 7
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 abstract description 3
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 abstract description 3
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 2
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R17/00—Measuring arrangements involving comparison with a reference value, e.g. bridge
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/175—Indicating the instants of passage of current or voltage through a given value, e.g. passage through zero
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
コンパレータ回路において、入力信号の極性の変化する
ポイントのみコンパレート動作し、出力が一定で極性の
変化しない時間は入力オフセノト電圧をキャンセルでき
るように入力信号に基づいて制御するようにした回路で
ある。
ポイントのみコンパレート動作し、出力が一定で極性の
変化しない時間は入力オフセノト電圧をキャンセルでき
るように入力信号に基づいて制御するようにした回路で
ある。
本発明はコンパレータ回路に関し、特に、コンパレータ
として機能している以外の状態において入力オフセット
電圧をキャンセルするようにしたコンパレータ回路に関
する。
として機能している以外の状態において入力オフセット
電圧をキャンセルするようにしたコンパレータ回路に関
する。
〔従来の技術及び発明が解決しようとする問題点〕コン
パレータ回路において入力オフセント電圧が発生するこ
とは知られている。これは入力端子をショートしても出
力電圧が完全に中点電位（電源電圧の中点電位）になら
ず、若干洩る現象である。この入力オフセット電圧はＩ
Ｃ内部のトランジスタやＦＥＴのバラツキなどにより生
ずるもので、さらに温度ドリフトによることもある。従
来は上記トランジスタやＦＥＴのバラツキを権力押えか
つ温度特性の良好なものを用いるか、あるいは入力信号
以外にタイミングをとる回路を設ける等して対策してき
た。しかしながら、この人力オフセット電圧を小さくす
ることは困難な面が多く遅延時間のＬ−Ｈ，Ｈ−Ｌによ
るずれが大きくなる等の問題がある。
パレータ回路において入力オフセント電圧が発生するこ
とは知られている。これは入力端子をショートしても出
力電圧が完全に中点電位（電源電圧の中点電位）になら
ず、若干洩る現象である。この入力オフセット電圧はＩ
Ｃ内部のトランジスタやＦＥＴのバラツキなどにより生
ずるもので、さらに温度ドリフトによることもある。従
来は上記トランジスタやＦＥＴのバラツキを権力押えか
つ温度特性の良好なものを用いるか、あるいは入力信号
以外にタイミングをとる回路を設ける等して対策してき
た。しかしながら、この人力オフセット電圧を小さくす
ることは困難な面が多く遅延時間のＬ−Ｈ，Ｈ−Ｌによ
るずれが大きくなる等の問題がある。
〔問題点を解決するための手段および作用〕本発明は上
記の問題点を解消したコンパレータ回路を提供すること
にあり、その手段は、人力信号のコンパレート動作を行
うコンパレーク回路において、該入力信号の極性が変化
するポイントを捕えて入出力切換信号を発生する回路Ｃ
と、該切換信号に基づいて入力段を切換える回路Ａと、
該切換信号に基づいて出力段を切換える回路Ｂとを具備
し、該極性が変化するときにはコンパレータ動作をする
ように切換え、該極性が変化しないときには入力オフセ
ット電圧をキャンセルするように切換えることを特徴と
する。
記の問題点を解消したコンパレータ回路を提供すること
にあり、その手段は、人力信号のコンパレート動作を行
うコンパレーク回路において、該入力信号の極性が変化
するポイントを捕えて入出力切換信号を発生する回路Ｃ
と、該切換信号に基づいて入力段を切換える回路Ａと、
該切換信号に基づいて出力段を切換える回路Ｂとを具備
し、該極性が変化するときにはコンパレータ動作をする
ように切換え、該極性が変化しないときには入力オフセ
ット電圧をキャンセルするように切換えることを特徴と
する。
第１図は本発明に係るコンパレータ回路の基本ブロック
図である。第１図において、ブロックＡは入力切換回路
、Ｂは出力切換回路、Ｃは入出力切換信号発生回路、Ｃ
ＭＰＩはメインコンパレータである。この回路は入力信
号レベルに応じてメインコンパレータＣＭＰＩをコンパ
レート状態とオフセントキャンセル状態とに切換えるこ
とができるもので、これによりコンパレート状態では入
力オフセット電圧が無視できるコンパレータ回路が実現
できる。即ち、入力信号がある時間以上の周期でのみ極
性が変化する場合にはメインコンパレータは人力信号に
応答した後、コンパレータとして機能していない時間を
オフセット電圧キャンセルとして用い、次の入力信号へ
の応答に備えるものである。これを第２図以下にさらに
詳細に説明する。
図である。第１図において、ブロックＡは入力切換回路
、Ｂは出力切換回路、Ｃは入出力切換信号発生回路、Ｃ
ＭＰＩはメインコンパレータである。この回路は入力信
号レベルに応じてメインコンパレータＣＭＰＩをコンパ
レート状態とオフセントキャンセル状態とに切換えるこ
とができるもので、これによりコンパレート状態では入
力オフセット電圧が無視できるコンパレータ回路が実現
できる。即ち、入力信号がある時間以上の周期でのみ極
性が変化する場合にはメインコンパレータは人力信号に
応答した後、コンパレータとして機能していない時間を
オフセット電圧キャンセルとして用い、次の入力信号へ
の応答に備えるものである。これを第２図以下にさらに
詳細に説明する。
第２図は第１図の各プロ；ｌりを詳細に示す回路図であ
る。第２図において、ブロックＡ、Ｂ、Ｃは第１図のそ
れに対応している。入力切換回路ＡはＰチャネルＭＯ５
）ランジスタ（ＰＭＯＳ）とＮチャネルＭＯ３）ランジ
スタ（ＮＭＯＳ）を組合せて成るゲートＧＩと同様な構
成のゲー）Ｇ２．Ｇ３を有し、さらに容量ＣＣを有する
。入力切換回路Ａでは入出力切換信号発生回路Ｃからの
第６図に示す信号ＣＮＴ３によってゲー）Ｇ、、Ｇ、、
Ｇ、のＰ！’ＩＯＳおよびＮＭＯＳがそれぞれ導通もし
くは遮断される。この場合、その導通もしくは遮断によ
って第３図（ａ）もしくは（ｂ）に示す等価回路となる
。
る。第２図において、ブロックＡ、Ｂ、Ｃは第１図のそ
れに対応している。入力切換回路ＡはＰチャネルＭＯ５
）ランジスタ（ＰＭＯＳ）とＮチャネルＭＯ３）ランジ
スタ（ＮＭＯＳ）を組合せて成るゲートＧＩと同様な構
成のゲー）Ｇ２．Ｇ３を有し、さらに容量ＣＣを有する
。入力切換回路Ａでは入出力切換信号発生回路Ｃからの
第６図に示す信号ＣＮＴ３によってゲー）Ｇ、、Ｇ、、
Ｇ、のＰ！’ＩＯＳおよびＮＭＯＳがそれぞれ導通もし
くは遮断される。この場合、その導通もしくは遮断によ
って第３図（ａ）もしくは（ｂ）に示す等価回路となる
。
即ち、第３図（ａ）はコンパレート状態として機能する
回路であり通常のコンパレート動作を行う。
回路であり通常のコンパレート動作を行う。
一方、第３図（ｂ）はオフセットキャンセル状態として
機能する回路でありいわゆるボルテージホロワにおいて
入力端子間にオフセット電圧が発生するのを容量ＣＣに
よって吸収するものである。
機能する回路でありいわゆるボルテージホロワにおいて
入力端子間にオフセット電圧が発生するのを容量ＣＣに
よって吸収するものである。
図から明らかなように、第３図（ａ）の回路を実現する
ためにはゲー） Ｇ ＋が導通しゲー）Ｇｚ。
ためにはゲー） Ｇ ＋が導通しゲー）Ｇｚ。
Ｇ、を遮断すればよく、第３図（ｂ）の回路を実現する
ためにはゲートＧ１を遮断、Ｇ２およびＧ３が導通すれ
ばよい。
ためにはゲートＧ１を遮断、Ｇ２およびＧ３が導通すれ
ばよい。
出力切換回路ＢはＰＭＯＳおよびＮ Ｍ ＯＳから成る
ゲー）ＧｇとＧ５、およびフリップフロップＦＦにより
構成される。この回路では入出力切換信号発生回路Ｃか
ら第６図に示す信号ＣＮＴｌおよびＣＮＴ２によってゲ
ートＧ４およびＧ、が導通／遮断される。
ゲー）ＧｇとＧ５、およびフリップフロップＦＦにより
構成される。この回路では入出力切換信号発生回路Ｃか
ら第６図に示す信号ＣＮＴｌおよびＣＮＴ２によってゲ
ートＧ４およびＧ、が導通／遮断される。
これによって、コンパレータとしての出力を第４図（ａ
）、（ｂ）のように切換える。第４図（ａ）ではメイン
コンパレータＣＭＰＩの出力を直接コンパレータ部の出
力に接続し、第４図（ｂ）ではメインコンパレータがオ
フセントキャンセル状態なので直前のメインコンパレー
タ出力を保持した出力保持口８ （０）ＩＣ）の出力を
接続する。
）、（ｂ）のように切換える。第４図（ａ）ではメイン
コンパレータＣＭＰＩの出力を直接コンパレータ部の出
力に接続し、第４図（ｂ）ではメインコンパレータがオ
フセントキャンセル状態なので直前のメインコンパレー
タ出力を保持した出力保持口８ （０）ＩＣ）の出力を
接続する。
入出力切換信号発生回路ＣはコンパレータＣＭＰ２とイ
ンバータＩＮＶＩ〜１４と排他的ＯＲゲートＥＸＯＲＩ
〜３により構成され、入力信号にもとづいて第６図の如
き各信号ＣＮＴｌ〜ＣＮＴ３を出力する。各インパーク
ＩＮＶＩ〜１２は遅延回路とし機能し、コンパレータＣ
ＭＰ２の出力から各信号ＣＮＴｌ〜ＣＮＴ３を得、それ
ぞれタイミングをとって出力している。即ち、この回路
はコンパレータ入力信号に応じてメインコンパレータＣ
ＭＰＩがフンバレート状態にあるべきタイミングとオフ
セットキャンセル状態にあるタイミングに分ける。第５
図はこれを説明する図であり、入力信号の入力周波数に
よって入出力切換信号ＣＮＴ３を得ている。この場合、
人力信号の最大周波数をｆａａｘとすると、パルス幅τ
はτ＜ １／２ｆ□８の条件となる。このパルスがＬレ
ベルのときがコンパレート状態であり第３図（ａ）、第
４図（ａ）の等価回路に相当し、Ｈレベルのときがオフ
セントキャンセル状態であり、第３図（ｂ）、第４図（
ｂ）の等価回路に相当する。第５．６図の波形図から明
らかなように、入力信号の極性が変化するタイミングで
ＣＮＴ３はＬレベルであり、この時にコンパレート状態
となる。又、極性が変化しないタイミングでＣＮＴ３は
Ｈレベルであり、この時にオフセットキャンセル状態と
なる。尚、この回路ではマイナス入力が可変であり、プ
ラス入力は電源電圧の半分、即ち、１／２Ｖｏｏに固定
されている。
ンバータＩＮＶＩ〜１４と排他的ＯＲゲートＥＸＯＲＩ
〜３により構成され、入力信号にもとづいて第６図の如
き各信号ＣＮＴｌ〜ＣＮＴ３を出力する。各インパーク
ＩＮＶＩ〜１２は遅延回路とし機能し、コンパレータＣ
ＭＰ２の出力から各信号ＣＮＴｌ〜ＣＮＴ３を得、それ
ぞれタイミングをとって出力している。即ち、この回路
はコンパレータ入力信号に応じてメインコンパレータＣ
ＭＰＩがフンバレート状態にあるべきタイミングとオフ
セットキャンセル状態にあるタイミングに分ける。第５
図はこれを説明する図であり、入力信号の入力周波数に
よって入出力切換信号ＣＮＴ３を得ている。この場合、
人力信号の最大周波数をｆａａｘとすると、パルス幅τ
はτ＜ １／２ｆ□８の条件となる。このパルスがＬレ
ベルのときがコンパレート状態であり第３図（ａ）、第
４図（ａ）の等価回路に相当し、Ｈレベルのときがオフ
セントキャンセル状態であり、第３図（ｂ）、第４図（
ｂ）の等価回路に相当する。第５．６図の波形図から明
らかなように、入力信号の極性が変化するタイミングで
ＣＮＴ３はＬレベルであり、この時にコンパレート状態
となる。又、極性が変化しないタイミングでＣＮＴ３は
Ｈレベルであり、この時にオフセットキャンセル状態と
なる。尚、この回路ではマイナス入力が可変であり、プ
ラス入力は電源電圧の半分、即ち、１／２Ｖｏｏに固定
されている。
本発明によれば、コンパレータ回路への入力信号がある
時間周期以上で変化する場合に、コンパレート動作後の
間隙に入力オフセット電圧をキャンセルできるようにし
たので、入力信号以外にオフセットキャンセルのための
タイミング信号を必要とせず従って回路が簡素化できる
。
時間周期以上で変化する場合に、コンパレート動作後の
間隙に入力オフセット電圧をキャンセルできるようにし
たので、入力信号以外にオフセットキャンセルのための
タイミング信号を必要とせず従って回路が簡素化できる
。
第１図は本発明に係る一実施例コンパレータ回路ブロッ
ク図、 一第２図は第２図回路の詳細回路図、 第３図（ａ）、（ｂ）はコンパレート状態（ａ）とオフ
セットキャンセル状態（ｂ）を示す等価回路図、。 第４図（ａ）、（ｂ）はコンパレート状８（ａ）とオフ
セットキャンセル状態（ｂ）を示す他の等価回路図、 第５図は入力周波数と入出力切換信号の関係を示す図、
および 第６図は各点における信号タイミングチャートである。 （符号の説明） Ａ・・・入力切換回路、 Ｂ・・・出力切換回路、Ｃ
・・・入出力切換信号発生回路、 ＣＭＰＩ 、 ＣＭＰ２・・・コンパレータ、Ｇ、〜Ｇ
、・・・ゲート、 ＥＸＯＲＩ〜ＥＸＯＲ３・・・排他的ＯＲ回路。
ク図、 一第２図は第２図回路の詳細回路図、 第３図（ａ）、（ｂ）はコンパレート状態（ａ）とオフ
セットキャンセル状態（ｂ）を示す等価回路図、。 第４図（ａ）、（ｂ）はコンパレート状８（ａ）とオフ
セットキャンセル状態（ｂ）を示す他の等価回路図、 第５図は入力周波数と入出力切換信号の関係を示す図、
および 第６図は各点における信号タイミングチャートである。 （符号の説明） Ａ・・・入力切換回路、 Ｂ・・・出力切換回路、Ｃ
・・・入出力切換信号発生回路、 ＣＭＰＩ 、 ＣＭＰ２・・・コンパレータ、Ｇ、〜Ｇ
、・・・ゲート、 ＥＸＯＲＩ〜ＥＸＯＲ３・・・排他的ＯＲ回路。
Claims (1)
- １、入力信号のコンパレート動作を行うコンパレータ回
路において、該入力信号の極性が変化するポイントを捕
えて入出力切換信号を発生する手段と、該切換信号に基
づいて入力段を切換える手段と、該切換信号に基づいて
出力段を切換える手段とを具備し、該極性が変化すると
きにはコンパレータ動作をするように切換え、該極性が
変化しないときには入力オフセット電圧をキャンセルす
るように切換えることを特徴とするコンパレータ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133790A JP2685050B2 (ja) | 1986-06-11 | 1986-06-11 | コンパレータ回路 |
| EP87305083A EP0252609B1 (en) | 1986-06-11 | 1987-06-09 | Comparator having an offset voltage cancellation circuit |
| DE87305083T DE3787762T2 (de) | 1986-06-11 | 1987-06-09 | Komparator mit einer Spannungsdrift-Kompensationsschaltung. |
| US07/060,019 US4827161A (en) | 1986-06-11 | 1987-06-09 | Comparator having an offset voltage cancellation circuit |
| KR1019870005863A KR900007375B1 (ko) | 1986-06-11 | 1987-06-10 | 비교기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133790A JP2685050B2 (ja) | 1986-06-11 | 1986-06-11 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291217A true JPS62291217A (ja) | 1987-12-18 |
| JP2685050B2 JP2685050B2 (ja) | 1997-12-03 |
Family
ID=15113072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133790A Expired - Fee Related JP2685050B2 (ja) | 1986-06-11 | 1986-06-11 | コンパレータ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4827161A (ja) |
| EP (1) | EP0252609B1 (ja) |
| JP (1) | JP2685050B2 (ja) |
| KR (1) | KR900007375B1 (ja) |
| DE (1) | DE3787762T2 (ja) |
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| US6462683B2 (en) | 1998-09-29 | 2002-10-08 | Infineon Technologies Ag | Circuit configuration and method for setting the switching points of a decision maker |
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| DE19653189C2 (de) * | 1996-12-19 | 1999-04-15 | Sgs Thomson Microelectronics | Analogsignal-Rechtecksignal-Umformvorrichtung mit Offset-Kompensation |
| US6242974B1 (en) | 1998-03-25 | 2001-06-05 | Micrel,Inc | Self-calibrating operational amplifier |
| US6008685A (en) * | 1998-03-25 | 1999-12-28 | Mosaic Design Labs, Inc. | Solid state temperature measurement |
| DE10001849C2 (de) * | 2000-01-18 | 2003-11-27 | Siemens Ag | Vorrichtung und Verfahren zur Auswertung von offsetspannungsbehafteten digitalen Signalen |
| US6201489B1 (en) | 2000-03-21 | 2001-03-13 | International Business Machines Corporation | Method and circuit for temporal cancellation of DC offset |
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-
1986
- 1986-06-11 JP JP61133790A patent/JP2685050B2/ja not_active Expired - Fee Related
-
1987
- 1987-06-09 EP EP87305083A patent/EP0252609B1/en not_active Expired - Lifetime
- 1987-06-09 US US07/060,019 patent/US4827161A/en not_active Expired - Lifetime
- 1987-06-09 DE DE87305083T patent/DE3787762T2/de not_active Expired - Fee Related
- 1987-06-10 KR KR1019870005863A patent/KR900007375B1/ko not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
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| KR900007375B1 (ko) | 1990-10-08 |
| EP0252609A3 (en) | 1988-12-21 |
| DE3787762D1 (de) | 1993-11-18 |
| KR880000880A (ko) | 1988-03-30 |
| DE3787762T2 (de) | 1994-02-03 |
| EP0252609B1 (en) | 1993-10-13 |
| JP2685050B2 (ja) | 1997-12-03 |
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