KR900005444A - 속기 기능을 지닌 반도체 메모리 장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 반도체 메모리 장치의 전체 배치 블록도.
제5도는 제어장치의 주요부분에 대한 배치 회로도.
제6도는 어드레스 스윗칭 회로의 배치 회로도.
Claims (15)
- 복수의 워어드라인(8a) 및 비트라인(8b)과 상기 워어드 라인들과 상기 비트라인들 사이에 접속된 복수의 메모리 셀(8c)과, 외부 제어 신호들(FLW, CAS, RAS)에 따라 속기 모드를 지정하는 속기 모드 지정 수단과 상기 속기 모드 지정수단(2)에 접속되고 속기 모드 동안에 구동되어 내부 어드레스 신호를 순차적으로 발생하는 내부 어드레스 발생 수단과, 상기 내부 어드레스 발생수단에 연결되어 상기 내부 어드레스 발생수단으로부터 오늘 내부 어드레스 신호에 따라서 워어드 라인들을 순차적으로 선택하는 워어드 라인 선택 수단과, 현재의 데이타를 발생하는 현재의 데이타 발생수단(10)과, 상기 현재의 데이타 발생수단에 연결되고 속기 모드동안에 구동되어 상기 워어드 라인 선택수단에 의하여 선택되는 워어드 라인에 연결된 모든 메모리 셀들 안으로 상기 현재의 데이타 발생수단으로 부터오는 데이타를 라이트 하는 라이트 수단(6,7,11,20,21)과로 이루어진 반도체 메모리 장치.
- 제2항에 있어서, 상기 속기 모드 지정수단(2)은 상기 외부제어 신호들은 수신하는 입력단자와, 상기 제어 신호들이 일정 상태에 있을 때 속기 모드 신호(SFW)을 공급하는 출력단자를 가지고, 상기 어드레스 발생수단(13)은 속기 모드 신호를 수신하는 입력단자와, 상기 속기 모드 신호를 상기 어드레스 발생 장치의 입력 단자에 인가할 때 상기 어드레스 신호를 공급하는 출력단자를 가진다.
- 제2항에 있어서, 상기 제어 수단은 상기 제어 신호들이 또 다른 일정한 상태에 있을 때 리프레쉬 모드 신호(SRF)를 공급하는 출력 단자를 가지고 상기 내부 어드레스 발생 수단(13)은 상기 리프레쉬 모드 신호를 수신하는 또 다른 입력단자를 가지고, 상기 내부 어드레스 발생 수단(13)의 출력단자는 상기 리프레쉬 모드 신호를 상기 어드레스 발생수단의 또 다른 입력 단자에 인가할 때 상기 워어드 어드레스 신호를 공급하는 반도체 메모리 장치.
- 제3항에 있어서, 외부 어드레스 신호들을 수신하는 어드레스 입력 버퍼 수단(3)과, 상기 어드레스 입력 버퍼수단으로부터의 상기 외부 어드레스 신호들과 상기 내부 어드레스 발생수단으로 부터의 상기 내부 워어드 어드레스 신호들 사이의 출력을 스위칭하는 어드레스 스윗칭 회로(4)를 더 구성하고, 상기 제어수단(2)은 상기 외부 제어 신호들에 의거하여 엑세스 모드가 외부 어드레스 엑세스 모드 또는 내부 어드레스 엑세스 모드 인가를 판별하는 판별 수단을 가지고 있으므로, 상기 제어 수단이 엑세스 모드가 내부 어드레스 엑세스 모드라는 것을 판별하면 상기 어드레스 스윗칭 수단(4)은 상기 메모리 셀들에 엑세스하기 위하여 어드레스 신호들로서 상기 내부 어드레스 발생장치로부터의 상기 내부 어드레스 신호들을 선택하고 상기 제어 수단이 엑세스 모드가 상기 외부 어드레스 엑세스 모드라는 것을 판별하면 상기 어드레스 스윗칭 수단(4)은 상기 메모리 셀들에 엑세스하기 위하여 어드레스 신호들로서 상기 어드레스 입력 버퍼 수단으로 부터의 상기 외부 어드레스 신호들을 선택하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 제어수단이 컬럼 어드레스를 수신할 수 있도록 컬럼 어드레스 스트로브 신호를 수신하는 입력과, 로우 어드레스를 수신할 수 있도록 로우 어드레스 스트로브 신호를 수신하는 입력을 가지고 상기 속기 모드 신호 또는 상기 리프레쉬 모드 신호는 상기 컬럼 어드레스 스트로브 신호와 상기 로우 어드레스 스트로브 신호가 일정한 관계를 갖는 상기 내부 엑세스 모드에서 발생되고 상기 컬럼 어드레스 스트로브 신호와 상기 로우 어드레스 스트로브 신호가 또 다른 일정한 관계를 갖는 상기 외부 엑세스 모드에서 발생되지 않은 반도체 메모리 장치.
- 제5항에 있어서, 상기 제어수단이 상기 컬럼 어드레스 스트로브 신호와 상기 로우 어드레스 스트로브 신호가 상기 일정한 관계에 있고 상기 속기 제어 신호(FLW)가 첫 번째 레벨에 있을 때 상기 리프레쉬 모드 신호(SRF)를 출력하는 첫 번째 플립플롭(FF1) 상기 컬럼 어드레스 스트로브 신호와 상기 로우 어드레스 스트로브 신호가 상기 일정한 관계에 있고 상기 속기 제어 신호(FL W)가 상기 첫 번째 레벨과 다른 두 번째 레벨에 있을 때 상기 속기 모드 신호(SRF)를 출력하는 두 번째 플립플롭(FF2)으로 구성되는 반도체 메모리 장치.
- 제4항에 있어서, 상기 어드레스 스윗칭 수단(4)이 상기 리프레쉬 모드 신호를 수신하는 첫 번째 입력과 상기 속기 모드 신호를 수신하는 두 번째 입력을 가지는 OR 게이트 회로와, 상기 OR 게이트 회로의 출력 신호에 응하여 상기 내부 어드레스 신호 또는 외부 어드레스 신호를 출력하는 스윗칭 게이트 회로(4b,4c,4d,4e)와로 구성되는 반도체 메모리 장치.
- 제7항에 있어서, 상기 어드레스 스윗칭 수단(4)은 외부 속기 제어 신호(EF/W) 및 OR 게이트회로(4a)의 출력신호를 수신하는 게이트 회로(4f, 4g)을 더 구성하고 상기 게이트 회로의 출력이 상기 스윗칭 게이트 회로의 입력에 접속되어 있어 상기 외부 속기 제어 신호가 일정한 레벨에 있을 때 상기 스윗칭 게이트 회로가 상기 리프레쉬 모드 신호 또는 상기 속기 모드 신호에 상관없이 출력되게 상기 외부 어드레스 신호들을 선택하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 어드레스 스윗칭 수단(4)이 상기 리프레쉬 모드 신호 또는 상기 속기 모드 신호를 수신하는 OR 게이트 회로(4a)와, 상기 OR 게이트 회로의 출력과 상기 내부 어드레스 신호를 수신하는 첫 번째 NAND 게이트 회로(4b)와, 상기 OR 게이트 회로의 출력 신호의 반전신호와 상기 외부 어드레스 신호를 수신하는 두 번째 NAND 게이트 회로(4e)와, 상기 첫번째 또는 두번째 NAND 게이트, 회로의 출력중 한 출력을 출력하는 세번째 NAND 게이트 회로(4e)로 이루어지는 반도체 메모리 장치.
- 제4항에 있어서, 상기 어드레스 스윗칭 수단(4)이 상기 리프레쉬 모드 신호 또는 상기 속기 모드 신호를 수신하는 OR 게이트 회로(4a)와, OR 게이트 회로의 출력에 접속된 첫 번째 입력과 외부 속기 제어 신호를 수신하는 두 번째 입력을 가지는 게이트 회로(4f,4g)와, 상기 게이트 회로의 출력 및 상기 내부 어드레스 신호들을 수신하는 첫 번째 NAND 게이트 (4b)와, 상기 게이트 회로의 출력 신호의 반전 신호와 상기 외부 어드레스 신호를 수신하는 두 번째 NAND 게이트(4d)와, 상기 첫 번째 또는 두 번째 NAND 게이트 회로의 출력신호들 중 한 신호를 출력하는 세 번째 NAND 게이트 회로(4e)로 구성되는 반도체 메모리 장치.
- 제2항에 있어서, 상기 라이트 수단이 속기 모드 신호(SFW)가 상기 컬럼 디코우더에 인가될 때 상기 비트 라인들 모두를 선택하는 컬럼 디코우더(6)으로 형성되므로 상기 프리셋트 데이타를 상기 비트라인들 모두와 선택 워어드 라인 사이에 접속된 메모리 셀들만으로 라이트하는 반도체 메모리 장치.
- 제11항에 있어서, 상기 라이트수단이 상기 프리셋트 데이타를 상기 메모리 셀들에다 통과하게 하는 입력/출력 게이트 회로(7)을 더 포함하는 반도체 메모리 장치.
- 제11항에 있어서, 상기 라이트 수단이 사이 속기 모드 신호가 상기 데이타 스윗칭 수단에 인가되면 상기 프리셋트 데이타 발생 수단(10)으로부터의 프리셋트 데이타를 선택하고 상기 속기 모드 신호가 인가되지 않으면 일반 라이트 데이타를 선택하는 데이타 스윗칭 수단(11)을 더 포함하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 속기 수단이 각각이 상기 상기 비트라인들 각각과 접지 사이에 접속된 속기 트랜지스터들(20)과, 상기 속기 모드 신호(SFW)가 상기 스윗칭 수단에 인가될 때 상기 속기 트랜지스터들안으로 라이트되게 상기 프리셋트데이타 발생수단으로부터의 프리셋트 데이타를 선택하고 속기 모드 신호가 인가되지 않으면 상기 메모리 셀들 안으로 라이트 되게 일반 데이타를 선택하는 스윗칭 수단(21)등으로 구성되는 반도체 메모리 수단.
- 제2항에 있어서, 상기 비트라인들에 접속되고, 첫 번째 클록 신호(ø1)에 응하여 ON 상태로 되어 비트라인들을 첫 번째 () 전원라인에 연결시켜주는 첫 번째 트랜지스터들(T8, T9)과, 두 번째 클록 신호(ø2)에 응하여 ON 상태로 되어 비트라인들을 두 번째(Vss) 전원 라인에 연결시켜주는 두 번째 트랜지스터들(T10, T11)과, 네 번째 클록 신호(ø3)에 응하여 ON 상태로 되어 비트라인들을 세 번째(Vcc) 전원라인에 연결시켜 주는 세 번째 트랜지스터들(T12, T13)을 포함하는 비트라인 제어회로(BC)로 상대 라이트 수단이 구성되어 리세트 모드에서 상기 첫 번째 클록 신호(ø1)에 응하여 상기 세 번째 전원라인의 레벨의레벨인 상기 첫 번째 전원라인의 레벨에 비트라인을 리셋트하고, 속기 모드에서 상기 리셋트 모드후에 상기 두 번째 또는 세 번째 클록 신호에 응하여 상기 세 번째 전원공급라인의 레벨(Vcc) 또는 상기 두 번째 전원공급라인의 레벨(Vss)에 상기 비트 라인들을 리셋트하는 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Legal Events
Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 19951219 Year of fee payment: 4 |
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LAPS | Lapse due to unpaid annual fee |