JP4753637B2 - メモリ - Google Patents

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Description

本発明は、メモリに関し、特に、記憶されたデータのリフレッシュ動作を行うメモリに関する。
従来、不揮発性のメモリの一例として、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するものである。この強誘電体メモリのうち、メモリセルに記憶されたデータのリフレッシュ動作を行うことが必要な単純マトリックス型および１トランジスタ型の強誘電体メモリが知られている（たとえば、特許文献１参照）。これら単純マトリックス型および１トランジスタ型の強誘電体メモリでは、強誘電体キャパシタを含むメモリセルに対する読み出し動作後の再書き込み動作および書き込み動作の際に、選択したワード線以外のワード線に接続されるメモリセルに所定の電圧が印加されることに起因して、強誘電体キャパシタの分極量が減少することによりデータが消失するいわゆるディスターブが発生することが知られている。このようなディスターブを抑制するために、リフレッシュ動作が行なわれている。この特許文献１に開示された従来の強誘電体メモリでは、外部アクセス動作のアクセス回数を計数して、そのアクセス回数が一定の数に達した場合に、リフレッシュ動作を行う。
また、従来、リフレッシュ動作を行うメモリにおいて、内部アクセス動作とリフレッシュ動作とが競合しないように、各リフレッシュ動作を行うための技術が種々提案されている（たとえば、特許文献２参照）。この特許文献２には、所定の周期を有する外部クロックよりも短い周期を有する内部クロックに同期させて内部アクセス動作（読み出し動作または書き込み動作）を行うＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開示されている。一般に、ＤＲＡＭでは、一定の期間が経過した場合に、リフレッシュ動作を行わなければならない。また、この特許文献２に開示されたＤＲＡＭでは、外部クロックの周期よりも内部クロックの周期の方が短いので、一定期間内に入力される外部クロックよりもその一定期間内に生成される内部クロックの方がクロック数が多くなる。これにより、外部クロックに同期して行われる外部アクセス動作が行われていない場合でも、内部クロックが生成されることが周期的に起こることになるので、外部アクセス動作に対応する内部アクセス動作が行われない内部クロックが周期的に発生する。そこで、この特許文献２のメモリでは、この内部アクセス動作が行われない内部クロックに同期させてリフレッシュ動作を行うように構成されている。
特開平７−７３６８２号公報 特開２００１−２２９６７４号公報
しかしながら、上記特許文献２に開示された従来のＤＲＡＭのリフレッシュ方法では、外部アクセス動作が外部クロックに同期して周期的に行われることを前提として、外部クロックの周期よりも内部アクセス動作を行うための内部クロックの周期を短くすることによって、内部アクセス動作が行われない内部クロックを周期的に発生させて、この内部アクセス動作が行われない内部クロックに同期させてリフレッシュ動作を行う。すなわち、外部アクセス動作が外部クロックに同期して周期的に行われるメモリは、内部アクセス動作が行われない内部クロックを周期的に発生させることができるので、特許文献２の技術を適用することができる。しかし、外部アクセス動作が非周期的に行われるメモリでは、外部アクセス動作の期間が長くなる場合や短くなる場合などがあるので、内部アクセス動作が行われない内部クロックを周期的に発生させることはできない。この結果、外部アクセス動作が非周期的に行われるメモリに、内部アクセス動作と競合することなくリフレッシュ動作を行う特許文献２の技術を適用することができないという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、外部アクセス動作が非周期的に行われる場合にも、内部アクセス動作と競合することなくリフレッシュ動作を行うことが可能なメモリを提供することである。
課題を解決するための手段および発明の効果
この発明の第１の局面によるメモリは、外部アクセス動作を検知する外部アクセス検知手段と、外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御手段と、外部アクセス検知手段により外部アクセス動作が検知されたことと、アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段とを備え、アクセス制御手段は、リフレッシュ判定手段の判定結果に基づいて、内部アクセス動作の前または後にリフレッシュ動作を行う。
この発明の第１の局面によるメモリでは、上記のように、外部アクセス検知手段により外部アクセス動作が検知されたことと、アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段を設けることにより、外部アクセス動作が周期的に行われていない場合でも、外部アクセス動作が行われた際に、リフレッシュ判定手段により、アクセス制御手段の動作状態に基づいて、リフレッシュ動作を行うかどうかの判定を行うことができる。これにより、外部アクセス動作が周期的に行われるメモリのみならず、外部アクセス動作が非周期的に行われるメモリにおいても、アクセス制御手段により、リフレッシュ判定手段の判定に基づいて、内部アクセス動作と競合することなく、リフレッシュ動作を行うことができる。
上記第１の局面によるメモリにおいて、好ましくは、外部アクセス動作が外部アクセス検知手段により検知された際に、アクセス制御手段が内部アクセス動作およびリフレッシュ動作のいずれの動作も行っていない場合には、リフレッシュ判定手段は、リフレッシュ動作を行う信号を出力する。このように構成すれば、外部アクセス動作が外部アクセス検知手段により検知された際に、アクセス制御手段が内部アクセス動作およびリフレッシュ動作のいずれも行っていない場合は、前回の外部アクセス動作に対応する内部アクセス動作およびリフレッシュ動作が終了しているので、外部アクセス動作が検知された時と実質的に同時に、アクセス制御手段は外部アクセス動作に対応する内部アクセス動作またはリフレッシュ動作を開始することができる。このように、外部アクセス動作が検知された時と実質的に同時に内部アクセス動作またはリフレッシュ動作を開始することができる場合に、リフレッシュ動作を行うので、内部アクセス動作またはリフレッシュ動作が次の外部アクセス動作の開始後まで継続する可能性を低減することができる。これにより、次の外部アクセス動作の期間まで内部アクセス動作またはリフレッシュ動作が継続されることに起因して、次の外部アクセス動作に対する内部アクセス動作またはリフレッシュ動作の開始時期が遅延することを抑制することができる。
上記第１の局面によるメモリにおいて、好ましくは、外部アクセス動作が外部アクセス検知手段により検知された際に、リフレッシュ動作が行われている場合には、アクセス制御手段は、リフレッシュ動作の終了後に、内部アクセス動作を行う。このように構成すれば、リフレッシュ動作と内部アクセス動作とが、同時に行われることを防止することができるので、容易に、リフレッシュ動作と内部アクセス動作とが競合するのを抑制することができる。
上記第１の局面によるメモリにおいて、好ましくは、内部アクセス動作の期間は、外部アクセス動作の期間よりも短い。このように構成すれば、外部アクセス動作よりも短い期間で内部アクセス動作が行われるので、リフレッシュ動作を行っても、外部アクセス動作に対する内部アクセス動作の遅延を抑制することができる。
上記内部アクセス動作の期間が、外部アクセス動作の期間よりも短い期間で行われるメモリにおいて、好ましくは、アクセス制御手段は、外部アクセス動作の期間よりも短い周期を有する内部クロックを生成するクロック生成回路を含み、内部アクセス動作およびリフレッシュ動作は、それぞれ、内部クロックの１周期で行われる。このように構成すれば、外部アクセス動作の期間よりも短い期間で内部アクセス動作およびリフレッシュ動作の各々の動作が行われるので、リフレッシュ動作を行っても、次の外部アクセス動作に対して内部アクセス動作が遅延する可能性を低減することができる。これにより、次の外部アクセス動作に対して内部アクセス動作が遅延するのを抑制することができる。
上記内部クロックが出力されるメモリにおいて、好ましくは、内部クロックは、内部アクセス動作のための内部クロックとリフレッシュ動作のための内部クロックとを含み、外部アクセス動作の期間が、内部アクセス動作のための内部クロックの周期とリフレッシュ動作のための内部クロックの周期との和よりも長い場合には、次の外部アクセス動作の期間の間にリフレッシュ動作が行われる。このように構成すれば、内部アクセス動作のための内部クロックの周期とリフレッシュ動作のための内部クロックの周期との期間の和よりも長い外部アクセス動作の期間のほぼ最初から内部アクセス動作を行う場合に、その外部アクセス動作の期間内に内部アクセス動作およびリフレッシュ動作は終了するので、次の外部アクセス動作が検知された時と実質的に同時に、内部アクセス動作またはリフレッシュ動作を開始することができる。これにより、次の外部アクセス動作の期間の間にリフレッシュ動作を行った場合にも、次の次の外部アクセス動作に対して内部アクセス動作が遅延する可能性を低減することができるので、次の次の外部アクセス動作に対して内部アクセス動作が遅延するのを抑制することができる。
上記第１の局面によるメモリにおいて、好ましくは、外部アクセス動作のアクセス回数を計数する外部アクセス計数手段をさらに備え、アクセス制御手段は、リフレッシュ判定手段の判定結果と、外部アクセス計数手段によって計数されたアクセス回数とに基づいてリフレッシュ動作を行う。このように構成すれば、外部アクセス動作が一定の回数行われた場合に、リフレッシュ動作を行うことができるので、一定回数の外部アクセス動作によりデータが劣化する強誘電体メモリなどに適したリフレッシュ動作を行うことができる。
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態の説明では、本発明によるメモリの一例として、ワード線とビット線とが交差する位置に配置された１つの強誘電体キャパシタのみからメモリセルが構成される単純マトリックス型の強誘電体メモリについて説明する。
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。図２は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリのメモリセルアレイの構成を説明する概略図である。図３は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。まず、図１〜図３を参照して、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの構成について説明する。
第１実施形態による単純マトリックス型の強誘電体メモリは、メモリセルアレイ１と、動作制御回路２と、ロウアドレスバッファ３と、ロウデコーダ４と、ライトアンプ５と、リードアンプ６と、入力バッファ７と、出力バッファ８と、カラムアドレスバッファ９と、カラムデコーダ１０と、ワード線ソースドライバ１１と、電圧生成回路１２と、センスアンプ１３と、ビット線ソースドライバ１４とを備えている。
メモリセルアレイ１には、図２に示すように、たとえば、１２８本のワード線ＷＬと１２８本のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に単一の強誘電体キャパシタ１６のみからなるメモリセル１７がマトリックス状に配置されている。また、強誘電体キャパシタ１６は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とを含んでいる。また、ワード線ＷＬには、ロウデコーダ４が接続されている。ロウデコーダ４には、ロウアドレスバッファ３が接続されている。
ここで、第1実施形態では、動作制御回路２は、メモリセル１７に対するデータの内部アクセス動作およびリフレッシュ動作を制御するために設けられている。この動作制御回路２は、外部アクセス検知回路２０と、アクセス計数回路（カウンタ）２１と、リフレッシュ制御回路２２と、リフレッシュ判定回路２３と、内部クロック生成回路２４を有するアクセス制御回路２５とを含んでいる。
外部アクセス検知回路２０は、外部アクセス動作により外部アドレス信号が入力された場合に、外部アクセス検知パルスＡＴＤを、アクセス計数回路２１と、リフレッシュ判定回路２３と、アクセス制御回路２５とに出力する機能を有する。
アクセス計数回路２１は、電源投入時にリセットされるとともに、外部アクセス検知回路２０から外部アクセス検知パルスＡＴＤが入力される毎に外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数をリフレッシュ制御回路２２に出力する機能を有する。また、リフレッシュ制御回路２２は、外部アクセス回数が一定回数（たとえば、１０６回）に達した場合に、メモリセルアレイ１のリフレッシュ動作を要求するために、アクセス制御回路２５にリフレッシュ要求信号を出力する機能を有する。また、リフレッシュ制御回路２２は、アクセス制御回路２５からリフレッシュ動作信号を受け取った場合に、リフレッシュ動作が行われるリフレッシュアドレス信号をロウアドレスバッファ３に出力する機能を有する。
また、リフレッシュ判定回路２３は、外部アクセス動作が検知された際に、外部アクセス検知回路２０から外部アクセス検知パルスＡＴＤが供給された場合に、アクセス制御回路２５の動作状態に基づいて、ＨレベルまたはＬレベルのリフレッシュ判定信号ＲｅｆＥを出力するように構成されている。
アクセス制御回路２５は、外部アクセス検知回路２０から外部アクセス検知パルスＡＴＤが入力された際に、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもない場合に、検知された外部アクセス動作に対応する内部アクセス動作のための内部クロックＩＣＬＫを内部クロック生成回路２４によって生成する機能を有する。この内部クロックＩＣＬＫは、最短の外部アクセス動作の期間（たとえば、８０ｎｓｅｃ）よりも短い周期（たとえば、５０ｎｓｅｃ）を有するとともに、少なくとも内部アクセス動作を完了させるための時間以上の周期を有するクロックである。また、アクセス制御回路２５は、内部アクセス動作のための内部アクセス動作信号を生成して、その内部アクセス動作信号をリードアンプ６やライトアンプ５に出力するとともに、内部アクセス動作を行う内部アドレス信号のロウアドレス信号をロウアドレスバッファ３に出力し、かつ、内部アドレス信号のカラムアドレス信号をカラムアドレスバッファ９に出力する機能を有する。また、アクセス制御回路２５は、内部アクセス動作状態が終了した際に、リフレッシュ制御回路２２からリフレッシュ要求信号が出力され、かつ、リフレッシュ判定回路２３により出力されるリフレッシュ判定信号ＲｅｆＥがＨレベルの場合に、リフレッシュ制御回路２２にリフレッシュ動作信号を出力する機能も有する。
また、ロウアドレスバッファ３は、アクセス制御回路２５から送られる内部アドレス信号のロウアドレス信号およびリフレッシュ制御回路２２から送られるリフレッシュアドレス信号に対応した所定のロウアドレス信号をロウデコーダ４に供給するために設けられている。ロウデコーダ４は、内部アクセス動作およびリフレッシュ動作において、ロウアドレスバッファ３から供給される所定のロウアドレス信号に対応するワード線ＷＬを活性化するように構成されている。また、ロウアドレスバッファ３は、切替回路２６を含んでいる。そして、この切替回路２６によって、ロウアドレスバッファ３は、内部アクセス動作を行う内部アドレス信号に対応するロウアドレス信号と、リフレッシュ動作を行うリフレッシュアドレス信号に対応するロウアドレス信号とを切り替えてロウデコーダ４に供給することが可能に構成されている。
ライトアンプ５およびリードアンプ６には、それぞれ、入力バッファ７および出力バッファ８が接続されている。また、カラムアドレスバッファ９には、カラムデコーダ１０が接続されている。また、ロウデコーダ４には、ワード線ソースドライバ１１が接続されている。ワード線ソースドライバ１１には、電圧生成回路１２が接続されるとともに、動作制御回路２にも接続されている。また、メモリセルアレイ１のビット線ＢＬには、センスアンプ１３を介してカラムデコーダ１０が接続されている。また、センスアンプ１３には、ライトアンプ５、リードアンプ６およびビット線ソースドライバ１４が接続されるとともに、ビット線ソースドライバ１４には、電圧生成回路１２が接続されている。
図４は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図１〜図４を参照して、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この動作説明では、図４における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１によりカウントされた外部アクセス回数が、リフレッシュによりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達して、リフレッシュ制御回路２２からアクセス制御回路２５にリフレッシュ要求信号が出力されているものとする。
まず、図３および図４に示すように、外部アクセス検知回路２０が、外部アクセス動作Ａの外部アドレス信号を検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。
ここで、外部アクセス検知パルスＡＴＤが供給された際に、アクセス制御回路２５が、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもない場合には、外部アクセス動作の間にリフレッシュ動作を行うことを許可するために、リフレッシュ判定回路２３は、リフレッシュ判定信号ＲｅｆＥをＨレベルに設定する。一方、外部アクセス検知回路２０から外部アクセス検知パルスＡＴＤが供給された際に、アクセス制御回路２５が、内部アクセス動作状態またはリフレッシュ動作状態のいずれかである場合には、外部アクセス動作の間にリフレッシュ動作を行うと、次の外部アクセス動作に対応する内部アクセス動作が、外部アクセス動作に対して大幅に遅延する可能性が高い。したがって、外部アクセス動作の間にリフレッシュ動作を行わないように、リフレッシュ判定回路２３は、リフレッシュ判定信号ＲｅｆＥをＬレベルに設定する。
ここで、外部アクセス動作Ａが検知された時点では、内部アクセス動作状態およびリフレッシュ動作状態のどちらも行っていないので、リフレッシュ判定回路２３は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作が外部アクセス検知回路２０により検知されるまで、Ｈレベルに保持される。
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２４により、外部アクセス動作の最短期間（たとえば、８０ｎｓｅｃ）よりも短い周期（たとえば、５０ｎｓｅｃ）を有する内部クロックＩＣＬＫを１周期分生成する。そして、その内部クロックＩＣＬＫの１周期分の間に、アクセス制御回路２５は、内部アクセス動作Ａを行う。この内部アクセス動作では、アクセス制御回路２５は、内部アドレス信号のロウアドレス信号をロウアドレスバッファ３に供給し、ロウアドレスバッファ３は、その供給された内部アドレス信号のロウアドレス信号をロウデコーダ４に供給する。また、内部アクセス動作では、アクセス制御回路２５は、内部アクセス信号のカラムアドレス信号をカラムアドレスバッファ９に供給し、カラムアドレスバッファ９は、その供給された内部アドレス信号のカラムアドレス信号をカラムデコーダ１０に供給する。
そして、ロウデコーダ４により供給された内部アドレス信号に対応するワード線ＷＬが活性化されるとともに、その活性化されたワード線ＷＬに繋がるメモリセル１７にビット線ＢＬを介して内部アクセス動作（読み出し動作および書き込み動作）が行われる。内部アクセス動作の読み出し動作では、活性化されたワード線ＷＬに繋がる全てのメモリセル１７に記憶されたデータをビット線ＢＬを介して一括して読み出した後、カラムデコーダ１０によりカラムアドレス信号に対応するメモリセル１７に記憶されたデータが読み出される。なお、この読み出し動作では、データの破壊されるメモリセル１７が生じるので、読み出し動作の後、再書き込み動作を行う。この再書き込み動作では、読み出したデータの電圧をセンスアンプ１３で増幅した後、増幅した電圧をビット線ＢＬを介してデータが読み出された元のメモリセル１７の強誘電体キャパシタ１６に印加することにより、データの再書き込みを行う。また、内部アクセス動作の書き込み動作では、活性化されたワード線ＷＬに繋がる全てのメモリセル１７のうちカラムアドレス信号に対応するメモリセル１７にビット線ＢＬを介してデータを書き込む。
次に、内部クロックＩＣＬＫが１周期分終了して、内部アクセス動作Ａが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。また、リフレッシュ制御回路２２からアクセス制御回路２５には、リフレッシュ要求信号が供給されている。これにより、アクセス制御回路２５は、内部クロック生成回路２４によって、リフレッシュ動作のための内部クロックＩＣＬＫを１周期分生成するとともに、リフレッシュ動作信号をリフレッシュ制御回路２２に供給する。この結果、リフレッシュ動作状態になる。そして、リフレッシュ動作信号が供給されたリフレッシュ制御回路２２は、リフレッシュアドレス信号をロウアドレスバッファ３に供給する。なお、リフレッシュ動作は、内部アクセス動作における読み出し動作および再書き込み動作と同様に行われる。すなわち、リフレッシュアドレス信号に対応する１本のワード線ＷＬ（たとえば、ワード線ＷＬ１（図２参照））を活性化して、そのワード線ＷＬに繋がる全てのメモリセル１７に記憶されたデータをビット線ＢＬを介して一括して読み出すとともに、読み出したデータの電圧をセンスアンプ１３で増幅する。そして、増幅した電圧をビット線ＢＬを介してデータが読み出された元のメモリセル１７の強誘電体キャパシタ１６に印加することにより、データの再書き込みを行う。これにより、メモリセル１７に記憶されたデータがリフレッシュされる。そして、リフレッシュ制御回路２２によってリフレッシュアドレス信号が＋１だけカウントアップされる。また、アクセス制御回路２５は、リフレッシュ動作が終了した後は、次の外部アクセス動作Ｂが開始されるまで待機状態となる。
次に、外部アクセス動作Ｂが開始されると、外部アドレス信号が外部アクセス検知回路２０に検知される。これにより、外部アクセス検知回路２０は、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｂが検知された時点では、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２３は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げた状態のまま保持する。
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、アクセス制御回路２５は、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、アクセス制御回路２５は、内部クロック生成回路２３によって、内部クロックＩＣＬＫを１周期分生成する。そして、その内部クロックＩＣＬＫの１周期の間に、アクセス制御回路２５は、内部アクセス動作Ｂを行う。そして、内部アクセス動作Ｂが終了すると、アクセス制御回路２５は、リフレッシュ判定信号ＲｅｆＥがＨレベルなので、内部クロックＩＣＬＫを１周期分生成するとともに、リフレッシュ制御回路２２にリフレッシュ動作信号を供給する。そして、リフレッシュ制御回路２２は、外部アクセス動作Ａの時よりも＋１だけカウントアップされたリフレッシュアドレス信号をロウアドレスバッファ３に供給する。これにより、そのリフレッシュアドレス信号に対応したワード線ＷＬ（たとえば、ワード線ＷＬ２（図２参照））に繋がるメモリセル１７が一括でリフレッシュされる。そして、リフレッシュ制御回路２２によってリフレッシュアドレス信号が＋１だけカウントアップされる。
次に、外部アクセス動作Ｃが開始されると、外部アドレス信号が外部アクセス検知回路２０に検知される。これにより、外部アクセス検知回路２０は、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｃが検知された時点では、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２３は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げた状態を保持する。
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、アクセス制御回路２５は、内部クロック生成回路２４によって、内部クロックＩＣＬＫを１周期分生成する。そして、その内部クロックＩＣＬＫの１周期の間に、アクセス制御回路２５は、内部アクセス動作Ｃを行う。そして、内部アクセス動作Ｃが終了すると、アクセス制御回路２５は、リフレッシュ判定信号ＲｅｆＥがＨレベルなので、内部クロックＩＣＬＫを１周期分生成するとともに、リフレッシュ制御回路２２にリフレッシュ動作信号を供給する。そして、リフレッシュ制御回路２２は、外部アクセス動作Ｂの時よりも＋１だけカウントアップされたリフレッシュアドレス信号をロウアドレスバッファ３に供給する。これにより、そのリフレッシュアドレス信号に対応したワード線ＷＬ（たとえば、ワード線ＷＬ３（図２参照））に繋がるメモリセル１７が一括でリフレッシュされる。
次に、外部アクセス動作Ｄが開始されると、外部アドレス信号が外部アクセス検知回路２０に検知される。これにより、外部アクセス検知回路２０は、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｄが検知された時点では、アクセス制御回路２５がリフレッシュ動作状態であるので、リフレッシュ判定回路２３は、リフレッシュ判定信号ＲｅｆＥをＬレベルに立ち下げる。
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２５に供給されても、１つ前の外部アクセス動作Ｃの期間に開始されたリフレッシュ動作がまだ終了していない。これにより、アクセス制御回路２５は、内部クロックＩＣＬＫを生成しないので、内部アクセス動作Ｄも行わない。外部アクセス動作Ｃの期間に開始されたリフレッシュ動作が終了すると、アクセス制御回路２５は、内部クロックＩＣＬＫを１周期分生成して内部アクセス動作Ｄを開始する。そして、１周期分の間、アクセス制御回路２５は、内部アクセス動作状態となる。内部アクセス動作状態となったアクセス制御回路２５は、内部アドレス信号のロウアドレス信号およびカラムアドレス信号を、それぞれ、ロウアドレスバッファ３およびカラムアドレスバッファ９に供給する。そして、ロウアドレスバッファ３およびカラムアドレスバッファ９は、それぞれ、ロウアドレス信号をロウデコーダ４およびカラムアドレス信号をカラムデコーダ１０に供給する。そして、内部アドレス信号に対応したメモリセル１７に読み出し動作または書き込み動作が行われる。ここで、この第１実施形態では、内部クロックＩＣＬＫが１周期分終了して、内部アクセス動作Ｄが終了した場合にも、リフレッシュ判定信号ＲｅｆＥがＬレベルであるので、アクセス制御回路２５は、リフレッシュ動作を行うことなく、次の外部アクセス動作Ｅまで待機状態になる。
次に、外部アクセス動作Ｅが開始されると、外部アドレス信号が外部アクセス検知回路２０に検知される。これにより、外部アクセス検知回路２０は、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、アクセス計数回路２１は外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｅが検知された時点では、アクセス制御回路２５が内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２３は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。また、アクセス制御回路２５は、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、内部アクセス動作Ｅを行う。そして、内部アクセス動作Ｅが終了すると、アクセス制御回路２５は、リフレッシュ判定信号ＲｅｆＥがＨレベルであるので、リフレッシュ制御回路２２にリフレッシュ動作信号を供給する。そして、リフレッシュ制御回路２２は、外部アクセス動作Ｄの時よりも＋１だけカウントアップされたリフレッシュアドレス信号をロウアドレスバッファ３に供給し、そのリフレッシュアドレス信号に対応したワード線ＷＬ（たとえば、ワード線ＷＬ４（図２参照））に繋がるメモリセル１７が一括でリフレッシュ（図示せず）される。
以下、図２に示した１２８本のワード線ＷＬ１〜ワード線ＷＬ１２８の全てがリフレッシュされるまで、上記と同様の動作によってリフレッシュ動作が繰り返される。そして、全てのワード線ＷＬ１〜ワード線ＷＬ１２８がリフレッシュされることによって、リフレッシュ動作が終了する。そして、その後は、内部アクセス動作のみが繰り返し行われる。そして、外部アクセス動作が、外部アクセス動作Ａからカウントして所定回数（たとえば、１０６回）行われた際に、アクセス計数回路２１により供給される外部アクセス回数に基づいて、リフレッシュ制御回路２２がアクセス制御回路２５にリフレッシュ要求信号を供給する。そして、再び同様の動作によってリフレッシュ動作が、全てのワード線ＷＬ１〜ワード線ＷＬ１２８について行われる。
第１実施形態では、上記のように、外部アクセス検知回路２０により外部アクセス動作が検知された際に、外部アクセス検知パルスＡＴＤが供給される。そして、リフレッシュ判定回路２３は、その外部アクセス検知パルスＡＴＤを受けて、外部アクセス動作が検知された際に、アクセス制御回路２５が内部アクセス動作状態およびリフレッシュ動作状態のどちらでもない場合には、リフレッシュ判定信号ＲｅｆＥをＨレベルに設定する。そして、アクセス制御回路２５は、内部アクセス動作が終了した際に、リフレッシュ判定信号ＲｅｆＥがＨレベルの場合には、リフレッシュ動作を行うように構成されている。これにより、上記第１実施形態の強誘電体メモリのように、外部アクセス動作が周期的に行われないメモリにおいても、外部アクセス動作が行われた際に、リフレッシュ判定回路２３が、アクセス制御回路２５の動作状態に基づいて、リフレッシュ動作を行うかどうかの判定を行うことができる。この結果、アクセス制御回路２５により、リフレッシュ判定回路２３の判定に基づいて、内部アクセス動作の後に、内部アクセス動作と競合することなくリフレッシュ動作を行うことができる。
また、第１実施形態では、外部アクセス動作が検知された際にアクセス制御回路２５が内部アクセス動作およびリフレッシュ動作のどちらも行っていない場合、前回の外部アクセス動作に対応する内部アクセス動作およびリフレッシュ動作が終了しているので、外部アクセス動作が検知された時と実質的に同時に内部アクセス動作を行うことができる。そして、このように外部アクセス動作と内部アクセス動作が実質的に同時に行える場合にのみ、リフレッシュ動作を行う。これにより、リフレッシュ動作が次の外部アクセス動作の開始後に継続する可能性を抑制することができる。この結果、内部アクセス動作の後に行われるリフレッシュ動作が、次の外部アクセス動作が開始された後まで継続することに起因して、次の外部アクセス動作に対する内部アクセス動作の開始時期が遅延することを抑制することができる。また、外部クロックＥＣＬＫの最短期間よりも内部クロックＩＣＬＫの期間を短くして、この内部クロックＩＣＬＫの１周期内で内部アクセス動作およびリフレッシュ動作をすることにより、外部アクセス動作に対する内部アクセス動作が遅延する可能性を低減することができるので、外部アクセス動作に対して内部アクセス動作が遅延するのを抑制することができる。また、アクセス計数回路２１によって計数された外部アクセス回数が所定回数に達した場合にのみ、リフレッシュ制御回路２２がリフレッシュ要求信号を出力する。これにより、外部アクセス回数が所定回数に達した場合にのみ、アクセス制御回路２５がリフレッシュ動作を行うことができるので、所定回数の外部アクセス動作によりデータが劣化する強誘電体メモリなどに適したリフレッシュ動作を行うことができる。
（第２実施形態）
図５は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。図５を参照して、この第２実施形態では、上記第１実施形態とは異なり、外部クロックに同期して外部アクセス動作が行われる単純マトリックス型の強誘電体メモリの場合の構成について説明する。
この第２実施形態による強誘電体メモリでは、図５に示すように、動作制御回路２ａは、外部アクセス検知回路２０ａと、アクセス計数回路（カウンタ）２１と、リフレッシュ制御回路２２と、リフレッシュ判定回路２３と、内部クロック生成回路２４を有するアクセス制御回路２５とを含んでいる。また、外部アクセス動作が行われる際には、外部アクセス検知回路２０ａには、外部クロックＥＣＬＫとともに、コマンドが供給される。このコマンドには、外部アドレス信号などが含まれる。そして、この外部クロックＥＣＬＫが供給された外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを、アクセス計数回路２１と、リフレッシュ判定回路２３と、アクセス制御回路２５とに出力する。なお、アクセス計数回路（カウンタ）２１、リフレッシュ制御回路２２、リフレッシュ判定回路２３およびアクセス制御回路２５は、第１実施形態と同様の構成を有する。また、外部クロックＥＣＬＫの周期（たとえば、５０ｎｓｅｃ）は、内部クロックＩＣＬＫの周期（たとえば、４０ｎｓｅｃ）よりも長いものとする。
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
図６は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図１、図５および図６を参照して、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この動作説明では、図６における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１によりカウントされた外部アクセス回数が、リフレッシュ動作によりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達して、リフレッシュ制御回路２２からアクセス制御回路２５にリフレッシュ要求信号が出力されているものとする。
まず、図５および図６に示すように、外部アクセス動作Ａが開始されると、外部クロックＥＣＬＫと、その外部クロックＥＣＬＫに同期して外部アドレス信号などを含むコマンドとが外部アクセス検知回路２０ａに供給される。そして、外部アクセス検知回路２０ａが、外部アクセス動作Ａの外部クロックＥＣＬＫを検知する。これにより、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ａが検知された時点では、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２３は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。
また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤが供給されると、アクセス制御回路２５は、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、外部クロックＥＣＬＫの周期（たとえば、５０ｎｓｅｃ）よりも短い周期（たとえば、４０ｎｓｅｃ）を有する内部クロックＩＣＬＫを１周期分生成し、アクセス制御回路２５は、内部アクセス動作Ａを行う。
次に、内部クロックＩＣＬＫが１周期分終了して、内部アクセス動作Ａが終了した時点では、リフレッシュ制御回路２２からリフレッシュ要求信号が供給され、かつ、リフレッシュ判定信号ＲｅｆＥがＨレベルになっている。これにより、アクセス制御回路２５は、内部クロックＩＣＬＫを１周期分生成して、リフレッシュ動作信号をリフレッシュ制御回路２２に供給してリフレッシュ動作状態になる。
次に、外部アクセス動作Ｂが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５がリフレッシュ動作状態なので、リフレッシュ判定信号ＲｅｆＥをＬレベルに立ち下げる。
外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、リフレッシュ動作状態なので、内部アクセス動作Ｂを開始することなく待機する。次に、外部アクセス動作Ａの間に開始されたリフレッシュ動作が終了すると、アクセス制御回路２５は、内部クロックＩＣＬＫを１周期分生成して、内部アクセス動作Ｂを開始する。
次に、外部アクセス動作Ｃが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス動作Ｂを継続中なので、リフレッシュ判定信号ＲｅｆＥをＬレベルに保持する。
また、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、内部アクセス動作Ｂが継続中なので、内部アクセス動作Ｃを開始することなく待機する。次に、内部アクセス動作Ｂが終了すると、アクセス制御回路２５は、リフレッシュ判定信号ＲｅｆＥがＬレベルなので、リフレッシュ動作を行うことなく、内部クロックＩＣＬＫを１周期分生成して、内部アクセス動作Ｃを開始する。
次に、外部アクセス動作Ｄが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス動作Ｃを継続中なので、リフレッシュ判定信号ＲｅｆＥをＬレベルに保持する。
また、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、内部アクセス動作Ｃが継続中なので、内部アクセス動作Ｄを開始することなく待機する。次に、内部アクセス動作Ｃが終了すると、アクセス制御回路２５は、リフレッシュ判定信号ＲｅｆＥがＬレベルなので、リフレッシュ動作を行うことなく、内部クロックＩＣＬＫを１周期分生成して、内部アクセス動作Ｄを開始する。次に、内部クロックＩＣＬＫの１周期の期間が終了すると、内部アクセス動作Ｄが終了する。そして、内部アクセス動作Ｄが終了した際に、アクセス制御回路２５は、リフレッシュ判定信号ＲｅｆＥがＬレベルなので、リフレッシュ動作を行わない。
次に、外部アクセス動作Ｅが開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１、リフレッシュ判定回路２３およびアクセス制御回路２５に供給する。そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２３に供給されると、リフレッシュ判定回路２３は、アクセス制御回路２５が内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。
また、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２５に供給されると、アクセス制御回路２５は、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、内部クロックＩＣＬＫを１周期分生成して、内部アクセス動作Ｅを開始する。次に、内部クロックＩＣＬＫが１周期終了して、内部アクセス動作Ｅが終了すると、リフレッシュ判定信号ＲｅｆＥがＨレベルなので、内部クロックＩＣＬＫを１周期分生成して、リフレッシュ動作を行う。
以下、第１実施形態と同様に全てのワード線ＷＬ１〜ワード線ＷＬ１２８の全てがリフレッシュされるまで上記と同様の動作によってリフレッシュ動作が繰り返された後、リフレッシュ動作が終了する。その後、外部アクセス動作が、外部アクセス動作Ａからカウントして所定回数（たとえば、１０６回）行われた場合は、再び、リフレッシュ動作が開始される。
第２実施形態では、上記のように、外部アクセス動作が、外部クロックＥＣＬＫに同期して周期的に行われるメモリにも本発明を適用することができる。なお、第２実施形態のその他の効果は上記第１実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第１および第２実施形態では、内部アクセス動作の終了後にリフレッシュ動作を行う例を示したが、本発明はこれに限らず、内部アクセス動作の前にリフレッシュ動作を行ってもよい。
また、上記第１実施形態では、１回の外部アクセス動作の期間の間に、１回しかリフレッシュ動作を行わない例を示したが、本発明はこれに限らず、外部アクセス動作の期間が長い場合には、１回の外部アクセス動作の期間の間に複数回リフレッシュ動作を行うようにしてもよい。具体的には、リフレッシュ動作が終了した際に、次の外部アクセス動作が行われていない場合に、さらに、リフレッシュ動作を行うように構成してもよい。このように構成すれば、全てのワード線に対するリフレッシュ動作を迅速に行うことができる。
上記第１および第２実施形態では、外部アドレス信号が供給される外部アクセス動作の例を示したが、本発明はこれに限らず、外部アドレス信号以外のデータがコマンドとして外部アクセス検知回路に供給されるような外部アクセス動作が行われるメモリに適用してもよい。
また、上記第１および第２実施形態では、リフレッシュ動作を選択されたワード線ＷＬに繋がるメモリセル全体に対して一括で行う場合について説明したが、本発明はこれに限らず、所定のワード線ＷＬと所定のビット線ＢＬとが交差する位置の所定の１つのメモリセル毎にリフレッシュ動作を行う場合にも、同様に適用可能である。また、上記第１および第２実施形態では、内部アクセス動作を選択されたワード線ＷＬおよびビット線ＢＬが交差する所定のメモリセル毎に内部アクセス動作を行う場合について説明したが、本発明はこれに限らず、内部アクセス動作を選択されたワード線ＷＬに繋がるメモリセル全体に一括して行う場合にも適用可能である。
また、上記第１および第２実施形態では、ワード線ＷＬとビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜とによりメモリセルが形成される単純マトリックス型の強誘電体メモリに適用した例を示したが、本発明はこれに限らず、ディスターブが生じる１トランジスタ型の誘電体メモリにも同様に適用可能である。また、リフレッシュが必要なＤＲＡＭなどの、強誘電体メモリ以外の他のメモリにも適用可能である。
また、上記第１および第２実施形態では、内部アクセス動作とリフレッシュ動作とが同じ内部クロックＩＣＬＫの周期に基づいて行われている例を示したが、本発明はこれに限らず、内部アクセス動作とリフレッシュ動作とが、それぞれ、異なる内部クロックの周期に基づいて行われるように構成しても良い。このように構成した場合には、外部アクセス動作の期間が、内部アクセス動作時の内部クロックの周期とリフレッシュ動作時の内部クロックの周期との和よりも長い場合に、次の外部アクセス動作の期間の間にリフレッシュ動作を行うように構成することが望ましい。
本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリのメモリセルアレイの構成を説明する概略図である。 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。 本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。 本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。
符号の説明
１ メモリセルアレイ
２、２ａ 動作制御回路
１６ 強誘電体キャパシタ
１７ メモリセル
２０、２０ａ 外部アクセス検知回路
２１ アクセス計数回路
２２ リフレッシュ制御回路
２３ リフレッシュ判定回路
２４ 内部クロック生成回路
２５ アクセス制御回路

Claims (22)

  1. 外部アクセス動作を検知する外部アクセス検知手段と、
    前記外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御手段と、
    前記外部アクセス検知手段により前記外部アクセス動作が検知されたことと、前記アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段とを備え、
    前記リフレッシュ判定手段は、前記アクセス制御手段が他の内部アクセス動作を行っているかどうかを判定し、前記アクセス制御手段が他のリフレッシュ動作を行っているかどうかを判定し、
    前記アクセス制御手段は、前記リフレッシュ判定手段の判定結果に基づいて、前記内部アクセス動作の前または後に前記リフレッシュ動作を行う、メモリ。
  2. 前記アクセス制御手段が前記他の内部アクセス動作および前記他のリフレッシュ動作のいずれの動作も行っていない場合には、前記リフレッシュ判定手段は、前記リフレッシュ動作を行う信号を出力する、請求項１に記載のメモリ。
  3. 前記リフレッシュ動作が行われている場合には、前記アクセス制御手段は、前記リフレッシュ動作の終了後に、前記内部アクセス動作を行う、請求項１または２に記載のメモリ。
  4. 前記内部アクセス動作の期間は、前記外部アクセス動作の期間よりも短い、請求項１〜３のいずれか１項に記載のメモリ。
  5. 前記アクセス制御手段は、前記外部アクセス動作の期間よりも短い周期を有する内部クロックを生成するクロック生成手段を含み、
    前記アクセス制御手段は、前記内部アクセス動作および前記リフレッシュ動作のそれぞれを前記内部クロックの１周期で行う、請求項４に記載のメモリ。
  6. 前記内部クロックは、前記内部アクセス動作のための内部クロックと前記リフレッシュ動作のための内部クロックとを含み、
    前記外部アクセス動作の期間が、前記内部アクセス動作のための前記内部クロックの周期と前記リフレッシュ動作のための前記内部クロックの周期との和よりも小さくない場合には、前記アクセス制御手段は、次の前記外部アクセス動作の期間の間に前記リフレッシュ動作を行う、請求項５に記載のメモリ。
  7. 前記外部アクセス動作のアクセス回数を計数する外部アクセス計数手段をさらに備え、
    前記アクセス制御手段は、前記リフレッシュ判定手段の判定結果と、前記外部アクセス計数手段によって計数された前記アクセス回数とに基づいて前記リフレッシュ動作を行う、請求項１〜６のいずれか１項に記載のメモリ。
  8. 先行する内部アクセス動作が行われている場合には、前記アクセス制御手段は、前記先行する内部アクセス動作の終了後に、前記内部アクセス動作を行う、請求項１に記載のメモリ。
  9. 前記他の内部アクセス動作または前記他のリフレッシュ動作のいずれかが行われている場合には、前記アクセス制御手段は、前記内部アクセス動作を行い、その後、前記他の内部アクセス動作または前記他のリフレッシュ動作の終了後には前記リフレッシュ動作を行わない、請求項１に記載のメモリ。
  10. 前記内部アクセス動作は、データ書き込み動作と共に、データ読み出し動作とデータ再書き込み動作とを含み、
    前記リフレッシュ動作は、データ読み出し動作とデータ再書き込み動作とを含む、請求項１に記載のメモリ。
  11. ワード線とビット線と、
    少なくとも前記ワード線にリンクするように配置されたメモリセルと
    をさらに含み、
    前記アクセス制御手段は、前記ワード線にリンクされた前記メモリセルに対して前記ワード線毎に前記リフレッシュ動作を一括して行う、請求項１に記載のメモリ。
  12. ワード線とビット線と、
    前記ワード線と前記ビット線との間に配置された強誘電体キャパシタと
    をさらに備える、請求項１に記載のメモリ。
  13. 前記内部アクセス動作を行うための内部アドレス信号に対応する行アドレス信号と前記リフレッシュ動作を行うためのリフレッシュアドレス信号に対応する他の行アドレス信号とを切り替えるための切り替え手段をさらに含む、請求項１に記載のメモリ。
  14. 前記他の内部アクセス動作および前記他のリフレッシュ動作のいずれの動作も行われていない場合には、前記アクセス制御手段は、前記リフレッシュ動作を行うための信号に基づいて、前記内部アクセス動作を行い、その後、前記リフレッシュ動作を継続して行う、請求項２に記載のメモリ。
  15. 前記外部アクセス動作は、周期的に行われ、
    前記内部クロックは、前記内部アクセスのための内部クロックと前記リフレッシュ動作のための内部クロックとを含み、前記外部アクセス動作の期間は、前記内部アクセス動作のための前記内部クロックの周期と前記リフレッシュ動作のための前記内部クロックの周期との合計よりも短い、請求項５に記載のメモリ。
  16. 前記アクセス制御手段は、前記内部アクセス動作の複数回毎に１回、前記リフレッシュ動作を行う、請求項１５に記載のメモリ。
  17. メモリを動作させる方法であって、前記方法は、
    外部アクセス検知回路によって、外部アクセス動作を検知することと、
    アクセス制御回路によって、内部アクセス動作を行うことと、
    前記外部アクセス検知回路により前記外部アクセス動作が検知されたことと前記アクセス制御回路の動作状態とに基づいて、リフレッシュ判定回路によって、リフレッシュ動作を行うかどうかを判定することと、
    前記リフレッシュ判定回路による判定結果に基づいて、前記アクセス制御回路によって、前記リフレッシュ動作を行うことと、
    前記リフレッシュ判定回路によって、前記アクセス制御回路が他のリフレッシュ動作を行っているかどうかを判定すること
    を含む、方法。
  18. 前記リフレッシュ判定回路によって、前記アクセス制御回路が他の内部アクセス動作を行っているかどうかを判定することをさらに含む、請求項１７に記載の方法。
  19. 前記内部アクセス動作の期間は、前記外部アクセス動作の期間よりも短く、
    前記内部クロックの１周期内に前記内部アクセス動作および前記リフレッシュ動作のそれぞれを行うために、前記アクセス制御回路のクロック生成回路によって、前記外部アクセス動作の期間よりも短い周期を有する内部クロックを生成することをさらに含む、請求項１７に記載の方法。
  20. 外部アクセス計数回路によって、前記外部アクセス動作のアクセス回数を計数することをさらに含み、
    前記アクセス制御回路は、前記リフレッシュ動作を行っているかどうかの前記リフレッシュ判定回路による判定結果と、前記外部アクセス計数回路によって計数された前記アクセス回数とに基づいて、前記リフレッシュ動作を行う、請求項１７に記載の方法。
  21. 内部アクセス動作を行うように構成されたアクセス制御回路と、
    前記アクセス制御回路がリフレッシュ動作を行っているかどうかを判定するように構成されたリフレッシュ判定回路と、
    外部アクセス動作を検知するように構成された外部アクセス検知回路と、
    前記外部アクセス動作の回数を計数するように構成された外部アクセス計数回路と、
    を含み、
    前記アクセス制御回路は、前記内部アクセス動作と競合することなく前記リフレッシュ動作を行うようにさらに構成され、
    前記アクセス制御回路は、前記リフレッシュ判定回路による判定結果と前記外部アクセス計数回路によって計数された前記アクセス回数とに基づいて、前記リフレッシュ動作を行うようにさらに構成されているメモリ。
  22. 外部アクセス動作を検知するように構成された外部アクセス検知回路をさらに含み、
    前記内部アクセス動作の期間は、前記外部アクセス動作の期間よりも短く、
    前記アクセス制御回路は、内部クロックの１周期内に前記内部アクセス動作および前記リフレッシュ動作のそれぞれを行うために、前記外部アクセス動作の期間よりも短い周期を有する前記内部クロックを生成するように構成されたクロック生成回路を含む、請求項２１に記載のメモリ。
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