KR900004021A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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도꾸오 구레
신뻬이 이이지마
지로 유까미
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Abstract

내용 없음

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도, 제3도, 제9도, 제11도 및 제12도는 본 발명을 설명하기 위한 DRAM의 배치도,
제2도 및 제4도는 본 발명의 커패시터에서의 용량과 최소가공치수의 관계를 도시한 도면.

Claims (13)

  1. 제1도전형을 갖는 반도체 기판의 표면영역내에 소정의 간격으로 형성된 제2도전형을 갖는 여러개의 불순물 확산층과 상기 불순물 확산층간의 상기 반도체 기판 표면에 제1의 절연막을 거쳐서 형성된 제1의 도전막으로 되는 게이트 전극을 갖는 절연 게이트형 전계효과 트랜지스터, 상기 게이트 전극의 상부와 측부상에 형성된 제2의 절연막, 한쪽의 상기 불순물확산층과 전기적으로 접속되고, 상기 제2의 절연막의 표면에 따라서 상기 게이트 전극의 위쪽으로 연장하는 데이타선, 다른쪽의 상기 불순물확산층상에 형성되어 있는 절연막이 있는 열린구멍부를 거쳐서 상기 다른쪽의 불순물확산층과 전기적으로 접속되고, 상기 제2의 절연막과 상기 데이타선을 덮어서 형성된 제3의 절연막의 표면에 따라서 상기 데이타선을 위쪽으로 연장하는 제3의 도전막으로 되는 제1전극, 상기 제1전극의 윗면과 측면상에 연속해서 형성된 유전체막 및 상기 유전체막상에 겹쳐서 형성된 제4의 도전막으로 되는 제2전극을 갖는 축적 커패시터를 포함하고, 상기 제1전극(10)의 막두께는 상기 열린구멍(15)의 반경보다 큰 반도체 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제1전극의 측부와 그위에 형성된 상기 유전체막 및 상기 제1전극에 의해 구성된 용량의 커패시턴스는 상기 제1전극의 윗면과 그위에 형성된 상기 유전체막 및 상기 제2전극으로 구성된 용량의 커패시턴스 보다 큰 반도체 장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 제1전극의 막두께는 0.4~5um인 반도체 장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 제1전극은 다결정 실리콘으로 되는 반도체 장치.
  5. 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2도 전형은 각각 P형 및 n형인 반도체 장치.
  6. 특허청구의 범위 제1항에 있어서, 상기 유전체막은 sio2로 되는 반도체 장치.
  7. 특허청구의 범위 제1항에 있어서, 상기 유전체막은 sio2막과 si3n4막의 적층막인 반도체 장치.
  8. 특허청구의 범위 제1항에 있어서, 상기 유전체막은 Ta2o5막과 sio막 및 si3n4막으로 되는 군에서 선택된 적어도 1종류의 적층막인 반도체 장치.
  9. 특허청구의 범위 제1항에 있어서, 상기 제2전극은 다결정 실리콘, 고융점 금속 및 고융점 금속의 실리사이드로 되는 군에서 선택된 재료로 형성되는 반도체 장치.
  10. 사전에 능동소자군이 그 주표면에 형성된 반도체 기판상에 층간절연막을 형성하는 공정, 상기 각능동소자에 대응해서 각각 형성되어야할 용량소자의 일부를 구성하는 축적전극이 상기 능동소자와 전기적으로 접속되는 예정영역의 상기 절연막에 접속열린구멍부를 형성해서 상기 능동소자의 접속영역을 노출하는 공정, 상기 접속영역의 노출면에서 반도체 패턴으로 되는 도체층을 선택기상성장 시키는 것에 의해 인접하는 도체층 패턴끼리 서로 접촉하지 않고 전기적으로 절연된 상태에서 축적전극 패턴을 형성하는 공정, 상기 축적전극 패턴상에 커패시터 절연막을 형성하는 공정 및 상기 커패시터 절연막상에 플레이트전극을 형성하는 공전을 적어도 포함하는 반도체 장치의 제조방법.
  11. 특허청구의 범위 제10항에 있어서, 상기 반도체 기판이 실리콘으로 되고, 상기 능동소자를 절연게이트형 전계효과 트랜지스터로 구성함과 동시에 상기 축적전극 패턴의 형성공정을 실리콘막의 선택기상 성장으로 상기 접속열린구멍부를 통해서 실리콘 기판의 확산영역에서 층간절연막상에 이르기까지 연장하게하고, 또한 상기 선택기상 성장에 의한 막형성속도를 제어하는 것에 의해 인접하는 패턴끼리 접촉하지 않도록한 반도체 장치의 제조방법.
  12. 특허청구의 범위 제10항에 있어서, 상기 축적전극 패턴을 형성하는 공정에서 인접하는 접속열린구멍부에서의 선택기상 성장막의 성장을 서로 접촉할때까지 실행하고, 상기 접촉부를 웨트 에칭에 의해 선택적으로 제거하는 공정을 포함하는 반도체 장치의 제조방법.
  13. 특허청구의 범위 제10항에 있어서, 상기 선택기상 성장에 의한 도체층 패턴의 형성공정은 반도체 원소를 포함하는 소스가스 중에 도전성을 부여하는 불순물원소를 포함하는 가스를 공존시켜서 상기 불순물원소가 도핑된 반도체막으로 성장시키는 공정을 포함하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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