KR970018608A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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Abstract

DRAM에 사용하기 위해 삽입된 유전체 막(37)을 갖는 또다른 커패시터 전극(39)과 함께, MOS 트랜지스터(25, 29(1), 29(2))에 보다 인접하여 이용되는 커패시터 전극은 도체 기둥(53)과 그 도체 기둥에 의해 지지되는 쟁반형 도체층(55)을 구비하고, 기둥 축과 수직으로 확장되며 평면 주변부를 갖고 있는 플레이트부(57)과 플레이트 주변으로부터 기둥의 단부쪽으로 기둥축과 평행하게 확정된 주변부를 구비하고 있다. 바람직하게는, 쟁반형 도체층은 다수의 단계로 기둥에 의해 지지되고 있다. 평면 도체층은 추가적으로 기둥축에 수직으로 기둥축 단부에서 지지될 수 있다. 워드(41) 및 비트(49) 라인은 커패시터 및 트랜지스터용으로 절연체 층(43, 51)에서 삽입될 수 있다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도5는 본 발명에 의해 달성될 수 있는 기술적 이점을 기술하는데 유용한 커패시턴스 특성을 도시하는 도면.

Claims (18)

  1. 그 사이에 커패시터 유전체 막이 위치되는 제1커패시터 전극과 제2커패시터 전극을 구비하는 커페시터를구비하는 반도체 장치에 있어서; 소정의 길이, 기둥축 및 주변 표면을 규정하는 기둥 단부를 갖는 도체 기둥; 및 트레이 축을 가지며, 상기 기둥축에 평행한 상기 트레이 축을 갖는 상기 주변 표면이 소정의 위치에서 상기 도체 기둥에 의해 지지되는 쟁반형 트레이 도체층으로서; 플레이트 주변을 가지며, 상기 주변 표면으로부터 상기 기둥축으로 수직으로 확장되는 플레이트부,및 상기 플레이트 주변으로부터 상기 기둥 단부쪽으로 상기 기둥추과 평행하게 확장되는 주변부를 구비하는, 상기 쟁반형 트레이 도체층을 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1커패시터 전극은 상기 기둥 단부상에 평면 도체층을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 주변부는 상기 기둥축으로부터 떨어져 있는 주변 표면을 가지며, 상기 제1커패시터 전극은; 추가의 축을 가지며, 상기 기둥축과 평행한 상기 추가의 축으로 상기 주변부에 의해 지지되는 쟁반형 추가 도체층으로서; 평면부 주변을 가지며, 상기 주변 표면으로주터 상기 플레이트부와 동일 평면상으로 확장되는 평면부, 및 상기 평면부 주변으로부터 상기 기둥 단부쪽으로 상기 기둥축과 평행하게 확장되는 추가부를 구비하는, 상기 쟁반형 추가 도체층을 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1커패시터 전극은 상기 기둥 단부상에 평면 도체층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 쟁반형 트레이 도체층은 상기 기둥 단부로부터 보다 멀리 있고 그에 보다 인접하여 있는 제1 및 제2레벨상의 적어도 제1 및 제2쟁반형 트레이 도체층으로서 상기 주변 표면상에 다수의 소정 레벨에서 다양하게 상기 도체 기둥에 의해 지지되며; 상기 기둥축에 평행한 제1트레이 축을 갖는 상기 제1쟁반형 트레이 도체층은, 제1플레이트 주변을 가지며 상기 기둥축에 수직으로 상기 주변 표면으로부터 확장되는 제1플레이트부, 및 상기 주변 표면을 가지며 상기 제1플레이트 주변으로부터 상기 기둥 단부쪽으로 상기 기둥축과 평행하게 확장되는 제1주변부를 구비하며; 상기 기둥축에 평행한 제2트레이 축을 갖는 상기 제2쟁반형 트레이 도체층은; 상기 제1플레이트 주변보다는 상기 기둥축으로 더 인접한 제2플레이트 주변을 가지며 상기 제1플레이트부보다는 상기 기둥 단부로 보다 인접하여 상기 기둥축에 수직으로 상기 주변 표면으로부터 확장되는 제2플레이트부, 및 상기 제2플레이트 주변으로부터 상기 기둥 단부쪽으로 상기 기둥축과 평행하게 확장되는 제2주변부를 구비하고; 상기 쟁반형 추가 도체층은 제1 및 제2추가의 축을 가지며, 상기 기둥축과 평행한 상기 제1 및 제2축가의 축을 갖는 상기 제1 및 상기 제2레벨상의 주변 표면으로부터 확장되는 제1 및 제2쟁반형 추가 도체층을 구비하며; 상기 제1쟁반형 추가 도체층은; 상기 제1평면부 주변을 가지며 상기 제1플레이트부와동일 평면상의 상기 주변 표면으로부터 확장되는 제1평면부, 및 상기 제1평면부 주변으로부터 상기 기둥단부쪽으로 상기 기둥축과 평행하게 확장되는 제1추가부를 구비하고; 상기 제2쟁반형 추가 도체층은; 상기 제1평면부 주변보다는 상기 기둥축에 보다 인접한 제2평면부 주변을 가지며 소정 레벨상의 상기 주변 표면으로부터 확장되는 제2평면부, 및 상기 제2평면부 주변으로부터 상기 기둥 단부쪽으로 사익 기둥축과 평행하게 확정되는 제2추가부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1커패시터 전극은 상기 기둥 단부상에 평면 도체층를 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 쟁반형 트레이 도체층은 적어도 제1 및 제2쟁반형 트레이 도체층으로서 상기 주변 표면상에 다수의 소정 레벨에서 다양하게 상기 도체 기둥에 의해 지지되며; 상기 기둥축에 평행한 제1트레이 축을 갖는 상기 제1쟁반형 트레이 도체층은, 제1플레이트 주변을 가지며 상기 기둥축에 수직으로 상기 주변 표면으로부터 확장되는 제1플레이트부, 및 상기 주변 표면을 가지며 상기 제1플레이트 주변으로부터 상기 기둥 단부쪽으로 상기 기둥축과 평행하게 확장되는 제1주변부를 구비하며; 상기 기둥축에 평행한 제2트레이 축을 갖는 상기 제2쟁반형 트레이 도체층은; 상기 제1플레이트 주변보다는 상기 기둥축으로 더 인접한 제2플레이트 주변을 가지며 상기 제1플레이트부보다는 상기 기둥 단부로 보다 인접하여 상기 기둥축에 수직으로 상기 주변표면으로부터 확장되는 제1플레이트부, 및 상기 제2플레이트 주변으로부터 상기 기둥 단부쪽으로 상기 기둥축과 평행하게 확장되는 제2주변부를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1커패시터 전극은 상기 기둥 단부상에 평면 도체층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 및 제2커패시터 전극은 상기 커패시터 유전체 막과 접촉하여 주름진 표면을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1커패시터 전극은 도핑된 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 반도체 장치는, 워드 라인에 연결된 게이트 전극, 상기 제1커패시터 전극에 연결된 소스 전극, 및 비트라인에 연결된 드레인 전극을 구비하는 트랜지스터를 더 구비하며, 상기 소스 전극은 상기 기둥 단부와 결합하여 상기 소정이 길이를 규정하는 반대 단부에서 상기 도체 기둥에 연결되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 반도체 장치는 상기 제1커패시터 전극과 상기 트랜지스터 사이에 절연체 층을 구비하고, 상기 도체 기둥에 상기 절연체 층을 통해 통과하며, 상기 워드 및 상기 비트 라인은 상기 절연체 층사이에 삽입되어 상기 도체 기둥으로부터 절연되는 것을 특징으로 하는 반도체 장치.
  13. 그 사이에 커패시터 유전체 막이 위치되는 제1커패시터 전극과 제2커패시터 전극을 구비하는 커패시터를 구비하는 반도체 장치제조 방법에 있어서; 반도체 기판이 주 표면을 덮고 있는 절연체 층상에 스페이서 막 및 도체층의 스택을 형성하는 단계와; 상기 도체층상에 스페이서 층을 형성하는 단계와; 상기 스페이서 층, 상기 스페이서 막, 및 상기 절연체 층을 통하여 기둥 단부와 주변 표면을 갖는 도체 기둥을 형성하는 단계와; 상기 도체층상에 상기 기둥축과 평행한 블록 표면을 갖는 스페이서 블록을 두도록 상기 스페이서 총을 선택적으로 애칭하는 단계와; 상기 블록 표면과 상기 도체층과접촉하여 도체 블록을 형성하는 단계와; 플레이트부 및 주변부를 두도록 상기 도체 블록 및 상기 도체층을 선택적으로 에칭하는 단계 및; 집합적인 상기 제1커패시터 전극으로서 상기 도체 기둥, 상기 플레이트부, 및 상기 주변부를 두도록 상기 스페이서 블록 및 상기 스페이서막을 선택적으로 에칭 처리하는 단계를 구비하는 반도체 장치제조 방법.
  14. 제13항에 있어서, 상기 도체 기둥을 형성하는 단계와 상기 스페이서 층을 선택적으로 에칭하는 단계사이에, 상기 기둥 단부상에 도체의 오버라이 층을 형성하는 단계와, 상기 제1커패시터 전극이 상기 평면 도체층을 더 구비하게 하도록 상기 오버라이 층을 평면 도체층으로 패턴화하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 그 사이에 커패시터 유전체 막이 위치되는 제1커패시터 전극과 제2커패시터 전극을 구비하는 커패시터를 구비하는 반도체 장치 제조방법에 있어서; 반도체 기판의 주 표면을 덮고 있는 절연체 층상에 제1스페이서 막 및 제1도체층의 적어도 제1스택과, 제2스페이서 막 및 제2도체층의 제2스택으로 막 및 층의 연속적 스택을 형성하는 단계와, 상기 도체층상에 스페이서 층을 형성하는 단계와; 상기 스페이서 층, 상기 제2도체층, 상기 제2스페이서 막, 상기 제1도체층, 상기 제1스페이서 막, 및 상기 절연체 층을 통하여 기둥 단부와 주변 표면을 갖는 도체 기둥을 형성하는 단계와; 상기 제2도체층상에 상기 기둥축과 평행한 제1스페이서 블록 표면을 갖는 제1스페이서 블록을 두도록 상기 스페이서 층을 선택적으로 에칭하는 단계와; 상기 제1스페이서 블록 표면과 상기 제2도체층과 접촉하여 제1도체 블록을 형성하는 단계와; 상기 제2스페이서 막상에 상기 기둥축과 평행한 주요 주변을 갖는 주요 주변부 및 주요 플레이트부를 두도록 상기 제1도체 블록 및 상기 제2도체층을 선택적으로 에칭하는 단계와; 상기 주요 주변 및 상기 제2 스페이서 막과 접촉하여 추가의 스페이서 블록을 두도록 상기 추가의 스페이서층 및 상기 제2 스페이서 막을 선택적으로 에칭하는 단계와; 상기 제2스페이서 블록 표면 및 상기 제1도체층과 접촉하여 제2도체 블록을 형성하는 단계와; 상기 제1스페이서 막상에 상기 기둥축과 평행한 주변 표면을 갖는 제2주변부와 상기 제1플레이트부 보다는 넓은 제2플레이트부를 두도록 상기 제2도체 블록 및 상기 제1도체층을 선택적으로 에칭하는 단계 및; 집합적인 상기 제1커패시터 전극으로서 상기 도체 기둥, 상기 제1 및 제2플레이트부 및 상기 제1 및 제2주변부를 두도록 상기 제2스페이서 블록 및 상기 제1스페이서 막을 선택적으로 에칭 처리하는 단계를 구비하는 반도체 장치 제조 방법.
  16. 제15항에 있어서, 상기 제1스페이서 블록을 두도록 상기 도체 기둥을 형성하는 단계와 상기 스페이서층을 에칭하는 단계사이에, 상기 기둥 단부상에 도체의 오버라이 층을 형성하는 단계와, 상기 제1커패시터 전극이 상기 평면 도체층을 더 구비하게 하도록 상기 오버라이 층을 평면 도체층으로 패턴화하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제15항에 있어서, 상기 제1 및 제2스페이서 블록 및 상기 제1스페이서 막을 선택적으로 에칭 처리하는 단계를 대신하여, 상기 제1스페이서 막상의 상기 주변 표면주위로 제1추가 도체층, 추가 스페이서 막, 제2추가 도체층 및 제1추가 스페이서층을 연속하여 형성하는 단계와; 상기 기둥축과 평행한 제1추가 스페이서 블록 표면을 갖는 제1추가 스페이서 블록을 상기 주변 표면과 접촉하여 상기 제2추가 도체층상에 두도록 상기 제1추가 스페이서 층을 선택적으로 에칭하는 단계와; 상기 제1추가 스페이서 블록 표면과 상기 제2추가 도체층과 접촉하여 제1추가 도체층 블록을 형성하는 단계와; 상기 기둥축과 평행한 제1추가부 주변을 갖는 제1추가부와 제1평면부를 상기 추가 스페이서 막상에 두도록 상기 제1추가 도체 블록 및 상기 제2추가 도체층을 선택적으로 에칭하는 단계와; 상기 제1추가부 주변과 상기 추가 스페이서 막과 접촉하여 제2추가 스페이서 층을 형성하는 단계와; 상기 기둥축과 평행한 제2추가 스페이서 블록 표면을 갖는 제2추가 스페이서 블록을 상기 제1추가부 주변과 접촉하여 상기 제1추가 도체층상에 두도록 상기 제2추가 스페이서 층을 선택적으로 에칭하는 단계와; 상기 제2추가 스페이서 블록 표면과 상기 제1추가 도체층과 접촉하여 제2추가 도체 블록을 형성하는 단계와; 상기 기둥축과 평행한 제2추가부 주변을 갖는 제2추가부와 제2평면부를 상기 제1축가 스페이서 막상에 두도록 상기 제2추가 도체 블록 및 상기 제1축가 도체층을 선택적으로 에칭하는 단계 및; 집합적인 상기 제1커패시터 전극으로서 상기 도체 기둥, 상기 제1 및 제2플레이트부, 상기 제1 및 제2주변부, 상기 제1 및 제2평면부, 및 상기 제1 및 제2추가부를 두도록 상기 제1 및 상기 제2스페이서 블록, 상기제1 및 상기 제2추가 스페이서 블록 및 상기 제1스페이서 막을 선택적으로 에칭 처리하는 단계를 구비하는 반도체 장치 제조 방법.
  18. 제17항에 있어서, 상기 제1 스페이서 블록을 두도록 상기 도체 기둥을 형성하는 단계와 상기 스페이서층을 선택적으로 에칭하는 단계사이에, 상기 기둥 단부상에 도체의 오버라이 층을 형성하는 단계와, 상기 제1커패시터 전극이 상기 평면 도체층을 더 구비하게 하도록 상기 오버라이 층을 평면 도체층으로 패턴화하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
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