JPH05218349A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05218349A JPH05218349A JP4047985A JP4798592A JPH05218349A JP H05218349 A JPH05218349 A JP H05218349A JP 4047985 A JP4047985 A JP 4047985A JP 4798592 A JP4798592 A JP 4798592A JP H05218349 A JPH05218349 A JP H05218349A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】 （修正有）
【目的】折り返しビット線構成を形成することができる
にも拘らず、トランジスタのソース・ドレインの一方及
び他方を結ぶ方向で隣接している記憶セル同士の間の非
選択ワード線部の除去等を行って、高集積化を実現す
る。 【構成】トランジスタのソース・ドレインの一方及び他
方を結ぶ方向で記憶セルＡ〜Ｈ同士の間に第１ワード線
１ＷＬ１〜１ＷＬ３を延在させ、それに直交する方向へ
第２ワード線２ＷＬ０〜２ＷＬ３とビット線ＢＬ０〜Ｂ
Ｌ２とを延在させる。記憶セルから記憶データを読み出
す際には、第２ワード線２ＷＬ０〜２ＷＬ３の電位を１
本おきに０Ｖと５Ｖとにする。この結果、ビット線ＢＬ
０〜ＢＬ２の１本おきにのみ記憶データが出力され、折
り返しビット線構成を形成することができる。
にも拘らず、トランジスタのソース・ドレインの一方及
び他方を結ぶ方向で隣接している記憶セル同士の間の非
選択ワード線部の除去等を行って、高集積化を実現す
る。 【構成】トランジスタのソース・ドレインの一方及び他
方を結ぶ方向で記憶セルＡ〜Ｈ同士の間に第１ワード線
１ＷＬ１〜１ＷＬ３を延在させ、それに直交する方向へ
第２ワード線２ＷＬ０〜２ＷＬ３とビット線ＢＬ０〜Ｂ
Ｌ２とを延在させる。記憶セルから記憶データを読み出
す際には、第２ワード線２ＷＬ０〜２ＷＬ３の電位を１
本おきに０Ｖと５Ｖとにする。この結果、ビット線ＢＬ
０〜ＢＬ２の１本おきにのみ記憶データが出力され、折
り返しビット線構成を形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭと称されてい
る半導体記憶装置に関するものである。
る半導体記憶装置に関するものである。
【０００２】
【従来の技術】図４は、折り返しビット線構成の積層キ
ャパシタ型ＤＲＡＭの一従来例を示している。なお、図
面を見易くするために、図４では繰り返しパターンのう
ちの一部が省略されている。ＤＲＡＭでは、１個のトラ
ンジスタ１１と１個のキャパシタ１２とで１個の記憶セ
ルが構成されており、ワード線ＷＬ１が記憶セルＸにお
けるトランジスタ１１のゲート電極になっている。
ャパシタ型ＤＲＡＭの一従来例を示している。なお、図
面を見易くするために、図４では繰り返しパターンのう
ちの一部が省略されている。ＤＲＡＭでは、１個のトラ
ンジスタ１１と１個のキャパシタ１２とで１個の記憶セ
ルが構成されており、ワード線ＷＬ１が記憶セルＸにお
けるトランジスタ１１のゲート電極になっている。
【０００３】トランジスタ１１のソース・ドレインの一
方であるＮ+ 型の拡散層１３には、コンタクト孔１４を
介して、キャパシタ１２の記憶ノード電極１５がコンタ
クトしている。また、ソース・ドレインの他方であるＮ
+ 型の拡散層１６には、コンタクト孔１７を介して、記
憶セルＸに対してはビット線ＢＬ２がコンタクトしてい
る。
方であるＮ+ 型の拡散層１３には、コンタクト孔１４を
介して、キャパシタ１２の記憶ノード電極１５がコンタ
クトしている。また、ソース・ドレインの他方であるＮ
+ 型の拡散層１６には、コンタクト孔１７を介して、記
憶セルＸに対してはビット線ＢＬ２がコンタクトしてい
る。
【０００４】この一従来例では、図４から明らかな様
に、拡散層１３、１６同士を結ぶ方向、つまり図４中の
ｙ方向へビット線ＢＬ０、ＢＬ１、ＢＬ２、…が延在し
ており、このｙ方向に直交するｘ方向へワード線ＷＬ
０、ＷＬ１、ＷＬ２、ＷＬ３、…が延在している。
に、拡散層１３、１６同士を結ぶ方向、つまり図４中の
ｙ方向へビット線ＢＬ０、ＢＬ１、ＢＬ２、…が延在し
ており、このｙ方向に直交するｘ方向へワード線ＷＬ
０、ＷＬ１、ＷＬ２、ＷＬ３、…が延在している。
【０００５】ところで、この一従来例は折り返しビット
線構成であるので、拡散層１３、１６同士の間のワード
線ＷＬ１等がｘ方向へ延在した部分は、ｙ方向で隣接し
ている記憶セル同士の間のフィールド絶縁膜２１上に位
置している。従って、ワード線ＷＬ１等のうちで拡散層
１３、１６同士の間の部分がいわゆる選択ワード線部２
２になっており、ワード線ＷＬ１等のうちでフィールド
絶縁膜２１上の部分がいわゆる非選択ワード線部２３に
なっている。
線構成であるので、拡散層１３、１６同士の間のワード
線ＷＬ１等がｘ方向へ延在した部分は、ｙ方向で隣接し
ている記憶セル同士の間のフィールド絶縁膜２１上に位
置している。従って、ワード線ＷＬ１等のうちで拡散層
１３、１６同士の間の部分がいわゆる選択ワード線部２
２になっており、ワード線ＷＬ１等のうちでフィールド
絶縁膜２１上の部分がいわゆる非選択ワード線部２３に
なっている。
【０００６】
【発明が解決しようとする課題】しかし、上述の様にｙ
方向で隣接している記憶セル同士の間に２本の非選択ワ
ード線部２３が延在していると、非選択ワード線部２３
自体の線幅のみならず、非選択ワード線部２３同士の間
隔がｙ方向において必要である。つまり、非選択ワード
線部２３のラインアンドスペースがｙ方向において必要
であり、ｙ方向で記憶セルの辺の長さを縮めることが難
しい。
方向で隣接している記憶セル同士の間に２本の非選択ワ
ード線部２３が延在していると、非選択ワード線部２３
自体の線幅のみならず、非選択ワード線部２３同士の間
隔がｙ方向において必要である。つまり、非選択ワード
線部２３のラインアンドスペースがｙ方向において必要
であり、ｙ方向で記憶セルの辺の長さを縮めることが難
しい。
【０００７】しかも、ビット線ＢＬ２等がｙ方向へ延在
しているので、このビット線ＢＬ２等がコンタクト孔１
４上を通過している。このため、ビット線ＢＬ２等より
も上層にキャパシタ１２を形成することができず、記憶
セルの面積に対してキャパシタ１２の面積を大きくする
ことに制約がある。これらの理由によって、図４に示し
た一従来例では、記憶セル面積を縮小することが難し
く、高集積化を実現することができなかった。
しているので、このビット線ＢＬ２等がコンタクト孔１
４上を通過している。このため、ビット線ＢＬ２等より
も上層にキャパシタ１２を形成することができず、記憶
セルの面積に対してキャパシタ１２の面積を大きくする
ことに制約がある。これらの理由によって、図４に示し
た一従来例では、記憶セル面積を縮小することが難し
く、高集積化を実現することができなかった。
【０００８】なお、オープンビット線構成には、いわゆ
る非選択ワード線部が存在しない。しかし、折り返しビ
ット線構成では、互いに隣接している一対のビット線の
一方にのみ記憶セルの記憶データが出力され、他方には
記憶セルの記憶データが出力されないので、センス増幅
器を差動動作させて同相モードの雑音を相殺し、センス
増幅器の感度を向上させることができる等の利点がある
のに対して、オープンビット線構成ではこれらの利点が
ない。従って、オープンビット線構成を採用することは
できない。
る非選択ワード線部が存在しない。しかし、折り返しビ
ット線構成では、互いに隣接している一対のビット線の
一方にのみ記憶セルの記憶データが出力され、他方には
記憶セルの記憶データが出力されないので、センス増幅
器を差動動作させて同相モードの雑音を相殺し、センス
増幅器の感度を向上させることができる等の利点がある
のに対して、オープンビット線構成ではこれらの利点が
ない。従って、オープンビット線構成を採用することは
できない。
【０００９】
【課題を解決するための手段】本発明による半導体記憶
装置では、ビット線ＢＬ０〜ＢＬ２はトランジスタ１１
のソース・ドレインの一方１３及び他方１６を結ぶ第１
の方向ｙに直交する第２の方向ｘへ延在しており、第１
のワード線１ＷＬ０〜１ＷＬ３は前記第２の方向ｘで隣
接している記憶セルＡ〜Ｈ、Ｘ同士の間を前記第１の方
向ｙへ延在すると共にその両側の前記記憶セルＡ〜Ｈ、
Ｘへ互い違いに延在している分枝部２５を有しており、
第２のワード線２ＷＬ０〜２ＷＬ３が前記第２の方向ｘ
で並んでいる前記分枝部２５に沿って延在している。
装置では、ビット線ＢＬ０〜ＢＬ２はトランジスタ１１
のソース・ドレインの一方１３及び他方１６を結ぶ第１
の方向ｙに直交する第２の方向ｘへ延在しており、第１
のワード線１ＷＬ０〜１ＷＬ３は前記第２の方向ｘで隣
接している記憶セルＡ〜Ｈ、Ｘ同士の間を前記第１の方
向ｙへ延在すると共にその両側の前記記憶セルＡ〜Ｈ、
Ｘへ互い違いに延在している分枝部２５を有しており、
第２のワード線２ＷＬ０〜２ＷＬ３が前記第２の方向ｘ
で並んでいる前記分枝部２５に沿って延在している。
【００１０】
【作用】本発明による半導体記憶装置では、選択すべき
記憶セルＡ〜Ｈ、Ｘに分枝部２５を有している第１のワ
ード線１ＷＬ０〜１ＷＬ３にトランジスタ１１を導通さ
せるための電圧を印加すると共に、この分枝部２５に沿
って延在している第２のワード線２ＷＬ０〜２ＷＬ３に
隣接している他の第２のワード線２ＷＬ０〜２ＷＬ３に
上記電圧による電界を相殺する電圧を印加すれば、選択
すべき記憶セルＡ〜Ｈ、Ｘに接続されているビット線Ｂ
Ｌ０〜ＢＬ２にのみその記憶セルＡ〜Ｈ、Ｘの記憶デー
タが出力され、このビット線ＢＬ０〜ＢＬ２に隣接して
いる他のビット線ＢＬ０〜ＢＬ２には記憶セルＡ〜Ｈ、
Ｘの記憶データが出力されない。従って、これらのビッ
ト線ＢＬ０〜ＢＬ２で折り返しビット線構成を形成する
ことができる。
記憶セルＡ〜Ｈ、Ｘに分枝部２５を有している第１のワ
ード線１ＷＬ０〜１ＷＬ３にトランジスタ１１を導通さ
せるための電圧を印加すると共に、この分枝部２５に沿
って延在している第２のワード線２ＷＬ０〜２ＷＬ３に
隣接している他の第２のワード線２ＷＬ０〜２ＷＬ３に
上記電圧による電界を相殺する電圧を印加すれば、選択
すべき記憶セルＡ〜Ｈ、Ｘに接続されているビット線Ｂ
Ｌ０〜ＢＬ２にのみその記憶セルＡ〜Ｈ、Ｘの記憶デー
タが出力され、このビット線ＢＬ０〜ＢＬ２に隣接して
いる他のビット線ＢＬ０〜ＢＬ２には記憶セルＡ〜Ｈ、
Ｘの記憶データが出力されない。従って、これらのビッ
ト線ＢＬ０〜ＢＬ２で折り返しビット線構成を形成する
ことができる。
【００１１】一方、第１のワード線１ＷＬ０〜１ＷＬ３
が記憶セルＡ〜Ｈ、Ｘ同士の間を第１の方向ｙへ延在し
ており、記憶セルＡ〜Ｈ、Ｘへは分枝部２５が延在して
いるだけである。このため、折り返しビット線構成であ
っても、第１の方向ｙで隣接している記憶セルＡ〜Ｈ、
Ｘ同士の間に、いわゆる非選択ワード線部のラインアン
ドスペースが不要である。
が記憶セルＡ〜Ｈ、Ｘ同士の間を第１の方向ｙへ延在し
ており、記憶セルＡ〜Ｈ、Ｘへは分枝部２５が延在して
いるだけである。このため、折り返しビット線構成であ
っても、第１の方向ｙで隣接している記憶セルＡ〜Ｈ、
Ｘ同士の間に、いわゆる非選択ワード線部のラインアン
ドスペースが不要である。
【００１２】しかも、ビット線ＢＬ０〜ＢＬ２が第２の
方向ｘへ延在しているので、トランジスタ１１のソース
・ドレインの一方１３とキャパシタ１２との接続部１４
上をビット線ＢＬ０〜ＢＬ２が通過しない。このため、
第１及び第２のワード線１ＷＬ０〜１ＷＬ３、２ＷＬ０
〜２ＷＬ３のみならずビット線ＢＬ０〜ＢＬ２よりも上
層にキャパシタ１２を形成することができる。
方向ｘへ延在しているので、トランジスタ１１のソース
・ドレインの一方１３とキャパシタ１２との接続部１４
上をビット線ＢＬ０〜ＢＬ２が通過しない。このため、
第１及び第２のワード線１ＷＬ０〜１ＷＬ３、２ＷＬ０
〜２ＷＬ３のみならずビット線ＢＬ０〜ＢＬ２よりも上
層にキャパシタ１２を形成することができる。
【００１３】また、トランジスタ１１のソース・ドレイ
ンの一方１３とキャパシタ１２との接続部１４は、三方
を第１及び第２のワード線１ＷＬ０〜１ＷＬ３、２ＷＬ
０〜２ＷＬ３並びに第１のワード線１ＷＬ０〜１ＷＬ３
の分枝部２５に囲まれると共に、一方をビット線ＢＬ０
〜ＢＬ２に囲まれている。このため、一方がフィールド
絶縁膜に囲まれている場合にはエッチング条件が厳しい
コントロールエッチング等が必要であるが、接続部１４
にはこれらが不要であり、この接続部１４に自己整合コ
ンタクト孔を開孔し易い。
ンの一方１３とキャパシタ１２との接続部１４は、三方
を第１及び第２のワード線１ＷＬ０〜１ＷＬ３、２ＷＬ
０〜２ＷＬ３並びに第１のワード線１ＷＬ０〜１ＷＬ３
の分枝部２５に囲まれると共に、一方をビット線ＢＬ０
〜ＢＬ２に囲まれている。このため、一方がフィールド
絶縁膜に囲まれている場合にはエッチング条件が厳しい
コントロールエッチング等が必要であるが、接続部１４
にはこれらが不要であり、この接続部１４に自己整合コ
ンタクト孔を開孔し易い。
【００１４】
【実施例】以下、折り返しビット線構成の積層キャパシ
タ型ＤＲＡＭに適用した本発明の一実施例を、図１〜３
を参照しながら説明する。なお、図４に示した一従来例
と同一の構成部分には、同一の符号を付してある。ま
た、図面を見易くするために、図１でも繰り返しパター
ンのうちの一部が省略されている。
タ型ＤＲＡＭに適用した本発明の一実施例を、図１〜３
を参照しながら説明する。なお、図４に示した一従来例
と同一の構成部分には、同一の符号を付してある。ま
た、図面を見易くするために、図１でも繰り返しパター
ンのうちの一部が省略されている。
【００１５】本実施例では、図１、２に示す様に、半導
体基板２４上の第１層目の導電膜で第１ワード線１ＷＬ
０、１ＷＬ１、１ＷＬ２、１ＷＬ３、…が形成されてい
る。これらの第１ワード線１ＷＬ１等は、拡散層１３、
１６同士を結ぶ方向である図１中のｙ方向に直交するｘ
方向で隣接している記憶セル同士の間のフィールド絶縁
膜２１上を、ｙ方向へ延在している。
体基板２４上の第１層目の導電膜で第１ワード線１ＷＬ
０、１ＷＬ１、１ＷＬ２、１ＷＬ３、…が形成されてい
る。これらの第１ワード線１ＷＬ１等は、拡散層１３、
１６同士を結ぶ方向である図１中のｙ方向に直交するｘ
方向で隣接している記憶セル同士の間のフィールド絶縁
膜２１上を、ｙ方向へ延在している。
【００１６】第１ワード線１ＷＬ１等はそれらの両側の
記憶セルへ互い違いに延在して拡散層１３、１６同士の
間をｘ方向へ延びている分枝部２５を有しており、これ
らの分枝部２５が各記憶セルにおけるトランジスタ１１
のゲート電極になっている。
記憶セルへ互い違いに延在して拡散層１３、１６同士の
間をｘ方向へ延びている分枝部２５を有しており、これ
らの分枝部２５が各記憶セルにおけるトランジスタ１１
のゲート電極になっている。
【００１７】そして、やや屈曲しながらｘ方向で並んで
いる分枝部２５上を延在している第２ワード線２ＷＬ
０、２ＷＬ１、２ＷＬ２、２ＷＬ３、…が、半導体基板
２４上の第２層目の導電膜で形成されている。
いる分枝部２５上を延在している第２ワード線２ＷＬ
０、２ＷＬ１、２ＷＬ２、２ＷＬ３、…が、半導体基板
２４上の第２層目の導電膜で形成されている。
【００１８】ビット線ＢＬ０、ＢＬ１、ＢＬ２、…は、
半導体基板２４上の第３層目の導電膜で形成されてお
り、ｘ方向へ延在している。これらのビット線ＢＬ１等
は、コンタクト孔１７を介して、拡散層１６にコンタク
トしている。
半導体基板２４上の第３層目の導電膜で形成されてお
り、ｘ方向へ延在している。これらのビット線ＢＬ１等
は、コンタクト孔１７を介して、拡散層１６にコンタク
トしている。
【００１９】キャパシタ１２の記憶ノード電極１５は、
半導体基板２４上の第４層目の導電膜で形成されてお
り、コンタクト孔１４を介して拡散層１３にコンタクト
している。記憶ノード電極１５上にはキャパシタ誘電体
膜２６が形成されており、半導体基板２４上の第５層目
の導電膜でキャパシタ１２の対向電極２７が形成されて
いる。そして、対向電極２７上にオーバコート膜２８が
形成されて、本実施例が完成されている。
半導体基板２４上の第４層目の導電膜で形成されてお
り、コンタクト孔１４を介して拡散層１３にコンタクト
している。記憶ノード電極１５上にはキャパシタ誘電体
膜２６が形成されており、半導体基板２４上の第５層目
の導電膜でキャパシタ１２の対向電極２７が形成されて
いる。そして、対向電極２７上にオーバコート膜２８が
形成されて、本実施例が完成されている。
【００２０】この様な本実施例のＤＲＡＭで、例えば記
憶セルＡから記憶データを読み出すためには、まず、こ
の記憶セルＡに分枝部２５を有している第１ワード線１
ＷＬ１の電位を５Ｖにし、他の総ての第１ワード線１Ｗ
Ｌ０、１ＷＬ２、１ＷＬ３、…の電位を０Ｖにする。
憶セルＡから記憶データを読み出すためには、まず、こ
の記憶セルＡに分枝部２５を有している第１ワード線１
ＷＬ１の電位を５Ｖにし、他の総ての第１ワード線１Ｗ
Ｌ０、１ＷＬ２、１ＷＬ３、…の電位を０Ｖにする。
【００２１】そして、同時に、記憶セルＡの分枝部２５
に沿って延在している第２ワード線２ＷＬ０を含む１本
おきの第２ワード線、つまり第２ワード線２ＷＬ０、２
ＷＬ２、…の電位を０Ｖにし、他の総ての第２ワード線
２ＷＬ１、２ＷＬ３、…の電位を−５Ｖにする。
に沿って延在している第２ワード線２ＷＬ０を含む１本
おきの第２ワード線、つまり第２ワード線２ＷＬ０、２
ＷＬ２、…の電位を０Ｖにし、他の総ての第２ワード線
２ＷＬ１、２ＷＬ３、…の電位を−５Ｖにする。
【００２２】ところで、第１ワード線１ＷＬ１の電位を
５Ｖにし、他の総ての第１ワード線１ＷＬ０、１ＷＬ
２、１ＷＬ３、…の電位を０Ｖにしただけでは、第１ワ
ード線１ＷＬ１が分枝部２５を有している総ての記憶セ
ルＡ、Ｆ、Ｃ、Ｈ、…の記憶データがビット線ＢＬ０、
ＢＬ１、ＢＬ２、…の各々に出力される。
５Ｖにし、他の総ての第１ワード線１ＷＬ０、１ＷＬ
２、１ＷＬ３、…の電位を０Ｖにしただけでは、第１ワ
ード線１ＷＬ１が分枝部２５を有している総ての記憶セ
ルＡ、Ｆ、Ｃ、Ｈ、…の記憶データがビット線ＢＬ０、
ＢＬ１、ＢＬ２、…の各々に出力される。
【００２３】このため、これでは、センス増幅器に接続
されている一対のビット線の一方の電位を基準にして他
方の電位から記憶セルの記憶データを読み出す際に、基
準電位を与えるビット線として隣接ビット線を用いると
いう折り返しビット線構成を形成することができない。
されている一対のビット線の一方の電位を基準にして他
方の電位から記憶セルの記憶データを読み出す際に、基
準電位を与えるビット線として隣接ビット線を用いると
いう折り返しビット線構成を形成することができない。
【００２４】これに対して、本実施例では、第２ワード
線２ＷＬ０、２ＷＬ１、２ＷＬ２、２ＷＬ３、…を上述
の電位にしているので、電位が５Ｖである第１ワード線
１ＷＬ１の分枝部２５と電位が０Ｖである第２ワード線
２ＷＬ０、２ＷＬ２、…とが積層している記憶セルＡ、
Ｃ、…では、トランジスタ１１が導通して、これらの記
憶セルＡ、Ｃ、…の記憶データがビット線ＢＬ０、ＢＬ
２、…の各々に出力される。
線２ＷＬ０、２ＷＬ１、２ＷＬ２、２ＷＬ３、…を上述
の電位にしているので、電位が５Ｖである第１ワード線
１ＷＬ１の分枝部２５と電位が０Ｖである第２ワード線
２ＷＬ０、２ＷＬ２、…とが積層している記憶セルＡ、
Ｃ、…では、トランジスタ１１が導通して、これらの記
憶セルＡ、Ｃ、…の記憶データがビット線ＢＬ０、ＢＬ
２、…の各々に出力される。
【００２５】しかし、電位が５Ｖである第１ワード線１
ＷＬ１の分枝部２５と電位が−５Ｖである第２ワード線
２ＷＬ１、２ＷＬ３、…とが積層している記憶セルＦ、
Ｈ、…では、これらの第１及び第２ワード線１ＷＬ１、
２ＷＬ１、２ＷＬ３、…の電界が相殺され、ゲート電極
の電位が０Ｖであるのと等価になる。このため、トラン
ジスタ１１が導通せず、記憶セルＦ、Ｈ、…の記憶デー
タはビット線ＢＬ１、…には出力されない。
ＷＬ１の分枝部２５と電位が−５Ｖである第２ワード線
２ＷＬ１、２ＷＬ３、…とが積層している記憶セルＦ、
Ｈ、…では、これらの第１及び第２ワード線１ＷＬ１、
２ＷＬ１、２ＷＬ３、…の電界が相殺され、ゲート電極
の電位が０Ｖであるのと等価になる。このため、トラン
ジスタ１１が導通せず、記憶セルＦ、Ｈ、…の記憶デー
タはビット線ＢＬ１、…には出力されない。
【００２６】また、電位が０Ｖである第１ワード線１Ｗ
Ｌ０、１ＷＬ２、１ＷＬ３、…の分枝部２５と電位が０
Ｖである第２ワード線２ＷＬ０、２ＷＬ２、…とが積層
している記憶セルＥ、Ｇ、…でも、トランジスタ１１が
当然に導通せず、記憶セルＥ、Ｇ、…の記憶データもビ
ット線ＢＬ１、…には出力されない。
Ｌ０、１ＷＬ２、１ＷＬ３、…の分枝部２５と電位が０
Ｖである第２ワード線２ＷＬ０、２ＷＬ２、…とが積層
している記憶セルＥ、Ｇ、…でも、トランジスタ１１が
当然に導通せず、記憶セルＥ、Ｇ、…の記憶データもビ
ット線ＢＬ１、…には出力されない。
【００２７】更に、電位が０Ｖである第１ワード線１Ｗ
Ｌ０、１ＷＬ２、１ＷＬ３、…の分枝部２５と電位が−
５Ｖである第２ワード線２ＷＬ１、２ＷＬ３、…とが積
層している記憶セルＢ、Ｄ、…では、トランジスタ１１
のチャネル領域が蓄積状態になる。このため、トランジ
スタ１１はますます導通せず、記憶セルＢ、Ｄ、…の記
憶データもビット線ＢＬ１、…には出力されない。
Ｌ０、１ＷＬ２、１ＷＬ３、…の分枝部２５と電位が−
５Ｖである第２ワード線２ＷＬ１、２ＷＬ３、…とが積
層している記憶セルＢ、Ｄ、…では、トランジスタ１１
のチャネル領域が蓄積状態になる。このため、トランジ
スタ１１はますます導通せず、記憶セルＢ、Ｄ、…の記
憶データもビット線ＢＬ１、…には出力されない。
【００２８】結局、記憶セルＡ、Ｃ、…の記憶データが
ビット線ＢＬ０、ＢＬ２、…の各々に出力されるだけで
あるので、本実施例では、互いに隣接している一対のビ
ット線ＢＬ０、ＢＬ１、…を用いて、折り返しビット線
構成を形成することができる。
ビット線ＢＬ０、ＢＬ２、…の各々に出力されるだけで
あるので、本実施例では、互いに隣接している一対のビ
ット線ＢＬ０、ＢＬ１、…を用いて、折り返しビット線
構成を形成することができる。
【００２９】なお、以上の例では、電位が５Ｖである第
１ワード線１ＷＬ１の分枝部２５をゲート電極にしてい
る記憶セルＡ、Ｆ、Ｃ、Ｈ、…のうちで記憶セルＡ、
Ｃ、…の記憶データがビット線ＢＬ０、ＢＬ２、…の各
々に出力されるが、以上の例とは逆に第２ワード線２Ｗ
Ｌ０、２ＷＬ２、…の電位を−５Ｖにし、他の総ての第
２ワード線２ＷＬ１、２ＷＬ３、…の電位を０Ｖにする
と、記憶セルＦ、Ｈ、…の記憶データをビット線ＢＬ
１、…の各々に出力することができる。
１ワード線１ＷＬ１の分枝部２５をゲート電極にしてい
る記憶セルＡ、Ｆ、Ｃ、Ｈ、…のうちで記憶セルＡ、
Ｃ、…の記憶データがビット線ＢＬ０、ＢＬ２、…の各
々に出力されるが、以上の例とは逆に第２ワード線２Ｗ
Ｌ０、２ＷＬ２、…の電位を−５Ｖにし、他の総ての第
２ワード線２ＷＬ１、２ＷＬ３、…の電位を０Ｖにする
と、記憶セルＦ、Ｈ、…の記憶データをビット線ＢＬ
１、…の各々に出力することができる。
【００３０】図３は、以上の実施例の変形例を示してい
る。図１、２に示した実施例では第２ワード線２ＷＬ
０、２ＷＬ１、２ＷＬ２、２ＷＬ３…が第１ワード線１
ＷＬ０、１ＷＬ１、１ＷＬ２、１ＷＬ３…の分枝部２５
上に完全に積層しているが、図３（ａ）に示す様に一部
のみが積層していてもよく、図３（ｂ）に示す様に全く
積層していなくてもよい。要するに、分枝部２５の電界
を相殺し得る様に、第２ワード線２ＷＬ０、２ＷＬ１、
２ＷＬ２、２ＷＬ３…が分枝部２５に沿って延在してい
ればよい。
る。図１、２に示した実施例では第２ワード線２ＷＬ
０、２ＷＬ１、２ＷＬ２、２ＷＬ３…が第１ワード線１
ＷＬ０、１ＷＬ１、１ＷＬ２、１ＷＬ３…の分枝部２５
上に完全に積層しているが、図３（ａ）に示す様に一部
のみが積層していてもよく、図３（ｂ）に示す様に全く
積層していなくてもよい。要するに、分枝部２５の電界
を相殺し得る様に、第２ワード線２ＷＬ０、２ＷＬ１、
２ＷＬ２、２ＷＬ３…が分枝部２５に沿って延在してい
ればよい。
【００３１】
【発明の効果】本発明による半導体記憶装置では、折り
返しビット線構成を形成することができるにも拘らず、
トランジスタのソース・ドレインの一方及び他方を結ぶ
第１の方向で隣接している記憶セル同士の間に、いわゆ
る非選択ワード線部のラインアンドスペースが不要であ
るので、上記第１の方向で記憶セルの辺の長さを大幅に
縮めることができる。
返しビット線構成を形成することができるにも拘らず、
トランジスタのソース・ドレインの一方及び他方を結ぶ
第１の方向で隣接している記憶セル同士の間に、いわゆ
る非選択ワード線部のラインアンドスペースが不要であ
るので、上記第１の方向で記憶セルの辺の長さを大幅に
縮めることができる。
【００３２】しかも、第１及び第２のワード線のみなら
ずビット線よりも上層にキャパシタを形成することがで
きるので、記憶セル面積の割にキャパシタの面積を大き
くすることができる。従って、記憶セル面積を縮小する
ことができて、高集積化を実現することができる。
ずビット線よりも上層にキャパシタを形成することがで
きるので、記憶セル面積の割にキャパシタの面積を大き
くすることができる。従って、記憶セル面積を縮小する
ことができて、高集積化を実現することができる。
【００３３】また、トランジスタのソース・ドレインの
一方とキャパシタとの接続部に自己整合コンタクト孔を
開孔し易いので、製造プロセスが簡易である。
一方とキャパシタとの接続部に自己整合コンタクト孔を
開孔し易いので、製造プロセスが簡易である。
【図１】本発明の一実施例の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う位置における側断面
図である。
図である。
【図３】一実施例の変形例の要部の側断面図である。
【図４】本発明の一従来例の平面図である。
Ａ 記憶セル Ｂ 記憶セル Ｃ 記憶セル Ｄ 記憶セル Ｅ 記憶セル Ｆ 記憶セル Ｇ 記憶セル Ｈ 記憶セル Ｘ 記憶セル ＢＬ０ ビット線 ＢＬ１ ビット線 ＢＬ２ ビット線 １ＷＬ０ 第１ワード線 １ＷＬ１ 第１ワード線 １ＷＬ２ 第１ワード線 １ＷＬ３ 第１ワード線 ２ＷＬ０ 第２ワード線 ２ＷＬ１ 第２ワード線 ２ＷＬ２ 第２ワード線 ２ＷＬ３ 第２ワード線 １１ トランジスタ １２ キャパシタ １３ 拡散層 １６ 拡散層 ２５ 分枝部
Claims (1)
- 【請求項１】トランジスタとこのトランジスタのソース
・ドレインの一方に接続されているキャパシタとで記憶
セルが構成されており、前記ソース・ドレインの他方に
ビット線が接続されている半導体記憶装置において、 前記ビット線は前記ソース・ドレインの一方及び他方を
結ぶ第１の方向に直交する第２の方向へ延在しており、 第１のワード線は前記第２の方向で隣接している前記記
憶セル同士の間を前記第１の方向へ延在すると共にその
両側の前記記憶セルへ互い違いに延在している分枝部を
有しており、 第２のワード線が前記第２の方向で並んでいる前記分枝
部に沿って延在している半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047985A JPH05218349A (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
| US08/003,595 US5363326A (en) | 1992-02-04 | 1993-01-13 | Semiconductor memory device having crossed word lines, and method of operating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047985A JPH05218349A (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218349A true JPH05218349A (ja) | 1993-08-27 |
Family
ID=12790614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047985A Pending JPH05218349A (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5363326A (ja) |
| JP (1) | JPH05218349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066848A (ko) * | 1999-04-21 | 2000-11-15 | 김영환 | 메모리 셀 레이 아웃 구조 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100198659B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 메모리 셀, 메모리 장치 및 그의 제조 방법 |
| JPH0888335A (ja) * | 1994-09-20 | 1996-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5828254A (en) * | 1995-06-21 | 1998-10-27 | Sony Corporation | Error regulator circuit for sample and hold phase locked loops |
| JP2803712B2 (ja) * | 1995-11-10 | 1998-09-24 | 日本電気株式会社 | 半導体記憶装置 |
| JP3281304B2 (ja) * | 1997-11-28 | 2002-05-13 | 株式会社東芝 | 半導体集積回路装置 |
| EP0924766B1 (de) * | 1997-12-17 | 2008-02-20 | Qimonda AG | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US5942777A (en) * | 1998-05-05 | 1999-08-24 | Sun Microsystems, Inc. | Memory device including a memory array having a combination of trench capacitor DRAM cells and stacked capacitor DRAM cells |
| JP2000307084A (ja) * | 1999-04-23 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588732B2 (ja) * | 1987-11-14 | 1997-03-12 | 富士通株式会社 | 半導体記憶装置 |
| JP2590171B2 (ja) * | 1988-01-08 | 1997-03-12 | 株式会社日立製作所 | 半導体記憶装置 |
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
| JP2682021B2 (ja) * | 1988-06-29 | 1997-11-26 | 富士通株式会社 | 半導体メモリ装置 |
| JPH0235771A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体記憶装置 |
| US5091761A (en) * | 1988-08-22 | 1992-02-25 | Hitachi, Ltd. | Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover |
| US5194753A (en) * | 1991-11-19 | 1993-03-16 | Micron Technology, Inc. | Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits |
-
1992
- 1992-02-04 JP JP4047985A patent/JPH05218349A/ja active Pending
-
1993
- 1993-01-13 US US08/003,595 patent/US5363326A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066848A (ko) * | 1999-04-21 | 2000-11-15 | 김영환 | 메모리 셀 레이 아웃 구조 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5363326A (en) | 1994-11-08 |
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