KR890003032A - 반도체기억장치 및 그 제조방법 - Google Patents

반도체기억장치 및 그 제조방법 Download PDF

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아키히로 니타야마
가즈마사 스노우치
구로사와케이
후지오 마스오카
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Abstract

내용없음

Description

반도체기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 (a) 및 제 1 도 (b)는 본 발명의 1실시예에 따른 DRAM에 인접한 2비트에 해당하는 부분을 도시해 놓은 평면도, 제 2 도는 (a) 내지 제 2 도(i)는 제 1 도에 도시된 부분의 제조공정을 설명하기 위한 제 1 도 (b)에 대응되는 단면도, 제 3 도는 본 발명의 1실시예에 따른 DRAM에서의 홈내벽에 대한 n-형층의 확산깊이를 종래와 비교해서 도시해 놓은 도면

Claims (14)

  1. 반도체기판에 MOS 트랜지스터와 캐패시터로 이루어진 메모리셀이 배열형성된 반도체장치에 있어서, 상시 캐패시터가 반도체기판의 소자분리된 메모리셀영역내에 형성됨과 더불어 MOS 트랜지스터의 소오스와 드레인중 어느 한쪽의 확산층으로 되게 되는 이것과 동일도전형의 저농도확산층이 내벽면에 형성된 홈과, 이 홈에 그 내벽면을 따라서 상기 저농도확산층에 직접 접촉되면서 매임형성되어 상기 MOS 트랜지스터의 소오스와 드레인중 어느 한쪽의 확산층에 전기적으로 접속되게 되는 제 1 캐패시터전극층 및, 이 제 1 캐패시터전극층에 겹쳐지도록 그 표면에 절연막을 통해서 매입형성된 제 2 캐패시터전극으로 구성된 것을 특징으로 하는 반도체기억장치
  2. 제 1 항에 있어서, 상기 제 2 캐패시터전극이 복수의 메모리셀에 공통으로 배설되게 셀플레이트가 구성된 것을 특징으로 하는 반도체기억장치
  3. 제 1 항에 있어서, 상기 제 2 캐패시터전극이 각각 불순물이 포함된 제 1 층 및 제 2 층 다결정실리콘막으로 형성되고, 상기 홈 내벽면의 저농도확산층은 상기 제 1 층 다결정실리콘막으로부터의 고상확산에 의해 형서된 것임을 특징으로 하는 반도체기억장치
  4. 제 1 항에 있어서, 상기 제 2 캐패시터전극이 기판의상기 홈상에 패턴경계가 설치되어 있는 것임을 특징으로 하는 반도체기억장치
  5. 제 1 항에 있어서, 상기 제 1 캐패시터전극이 상기 홈의 영역 내에만 형성되어 상기 홈의 상부내벽면에서 상기 소오스 및 드레인중 어느 한쪽의 확산층에 접속되어 있는 것을 특징으로 하는 반도체기억장치
  6. 제 1 항에 있어서, 상기 제 1 캐패시터전극이 상기 홈영역으로부터 홈외부로 일부 돌출되어 홈의 상부내벽면 및 외부평탄면에서 상기 소오스 및 드레인영역중 어느 한쪽의 확산층에 접촉된 것을 특징으로 하는 반도체기억장치
  7. 반도체기판에 MOS 트랜지스터와 캐패시터로 이루어진 메모리셀이 배열형성된 반도체기억장치를 제조하는 방법에 있어서, 기판의 소자분리된 각 메모리셀영역에 홈을 형성시키는 공정과, 상기 홈의 내벽면을 노출시킨 상태에서 그 내벽면에에 직접 접촉되는 제 1 도체막을 형성시키는 공정, 이 제 1 도체막을 통해서 상기 홈 내벽면에 MOS 트랜지스터의 소오스 및 드레인중 어느 한쪽의 확산층과 연결되는 저농도확산층을 형성시키는 공정, 상기 제 1 도체막을 에칭해서 제 1 캐패시터전극을 형성시키는 공정, 상기 제 1 캐패시터전극에 겹쳐지도록 그 표면에 절연막을 통해서 제 2 도체막을 형성시키고 이것을 에칭해서 제 2 캐패시터전극을 형성시키는 공정, 상기 홈에 인접한 위치의 기판표면에 게이트절연막을 통해서 게이트전극을 형성시키는 공정 및 이 게이트전극을 마스크로 해서 불순물을 도우프하여 소오스와 드레인의 확산층을 형성시키는 공정이 구비된 것을 특징으로 하는 반도체기억장치의 제조방법
  8. 제 7 항에 있어서, 상기 제 2 캐패시터전극이 복수의 메모리셀에 공통으로 배설되도록 셀플레이트를 구성해 주는 것을 특징으로 하는 반도체기억장치의 제조방법
  9. 제 7 항에 있어서, 상기 제 1 및 제 2 캐패시터전극을 각각 불순물을 포함하는 제 1 층 및 제 2 층 다결정실리콘막으로 형성시켜 주는 것을 특징으로 하는 반도체기억장치의 제조방법
  10. 제 7 항에 있어서, 상기 홈의 상부내벽면에 노출되는 MOS 트랜지스터의 소오스와 드레인중 어느 한쪽의 확산층 일부를 상기 홈의 형성전에 혀성시키는 것을 특징으로 하는 반도체장치의 제조방법
  11. 제 7 항에 있어서, 상기 제 1 도체막을 이방성에칭으로 전면에칭시켜 상기 제 1 캐패시터전극이 상기 홈의 내부에만 남도록 패턴형성하는 것을 특징으로 하는 반도체기억장치의 제조방법
  12. 제 7 항에 있어서, 상기 제 1 캐패시터전극을 홈의 영역으로부터 외부로 돌출되도록 포토에칭으로 패턴형성시켜, 홈의 회부평탄면에서 상기 소오스 및 드레인중 어느 한쪽의 확산층에 접촉시키는 것을 특징으로 하는 반도체기억장치의 제조방법
  13. 제 7 항에 있어서, 상기 제 2 캐패시터전극을 기판의 상기 홈모서리까지는 홈위에서 패터닝하는 것을 특징으로 하는 반도체기억장치의 제조방법
  14. 제 7 항에 있어서, 상기 메모리셀영역에 홈을 형성시키는 공정이 미리 형성된 소자분리절연막영역상에 개구의 일부가 부식된 마스크를 이용해서 이방성에칭을 실행하도록 되어있는 것을 특징으로 하는 반도체기억장치의 제조방법
KR1019880008520A 1987-07-10 1988-07-09 반도체기억장치 및 그 제조방법 KR920001635B1 (ko)

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