JPS60198771A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60198771A JPS60198771A JP59054272A JP5427284A JPS60198771A JP S60198771 A JPS60198771 A JP S60198771A JP 59054272 A JP59054272 A JP 59054272A JP 5427284 A JP5427284 A JP 5427284A JP S60198771 A JPS60198771 A JP S60198771A
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- Japan
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- electrode
- capacitor
- groove
- substrate
- gas
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は大規模集積回路（ＬＳＩ）に係シ、特に大規模
集積回路の実現に必要な小面積かつ大容量のキャパシタ
に関する。
集積回路の実現に必要な小面積かつ大容量のキャパシタ
に関する。
近年、ＬＳＩの高集積化が進んでいる。特にダイナミッ
クメモリ（Ｄ−ＲＡＭ）ではその集積度が１チツプ当９
１メガビツト（ＩＭｂ ）のものまで実用化研究が進ん
でいる。そのさいの高集積化にともない個々の素子は微
細化の一途をたどっている。
クメモリ（Ｄ−ＲＡＭ）ではその集積度が１チツプ当９
１メガビツト（ＩＭｂ ）のものまで実用化研究が進ん
でいる。そのさいの高集積化にともない個々の素子は微
細化の一途をたどっている。
ダイナミックメモリのメモリセルにおいては、その記憶
作用を行なう電荷蓄積用キャパシタの面積の縮小がＩＭ
ｂダイナミックメモリの実現の鍵となっていることが、
たとえば、１日経エレクトロニクス誌１９８３．７．１
発行、１９６頁”など、によって示されている。
作用を行なう電荷蓄積用キャパシタの面積の縮小がＩＭ
ｂダイナミックメモリの実現の鍵となっていることが、
たとえば、１日経エレクトロニクス誌１９８３．７．１
発行、１９６頁”など、によって示されている。
同誌に示されているように、ＩＭｂダイナミックメモリ
においても、メモリセルは１個のトランジスタと１個の
キャパシタによって構成することができる。しかし、こ
のキャパシタには、メモリが信号雑音やα線の入射によ
る誤動作の発生を以上するため、１個当シタなくとも６
０ｆＦの靜１容量が必要である。そのさい、ＩＭｂのメ
モリ→ルを約１ｃｒ／ｌのチップ内に収めるためには、
１個Ｃキャパシタの面積は１０μｍ”程度以下にする必
要がある。したがって、キャパシタの単位面積当シの静
電容量は６１Ｆ７μｍ２以上である必要がある。
においても、メモリセルは１個のトランジスタと１個の
キャパシタによって構成することができる。しかし、こ
のキャパシタには、メモリが信号雑音やα線の入射によ
る誤動作の発生を以上するため、１個当シタなくとも６
０ｆＦの靜１容量が必要である。そのさい、ＩＭｂのメ
モリ→ルを約１ｃｒ／ｌのチップ内に収めるためには、
１個Ｃキャパシタの面積は１０μｍ”程度以下にする必
要がある。したがって、キャパシタの単位面積当シの静
電容量は６１Ｆ７μｍ２以上である必要がある。
ところが、従来のダイナミックメモリで用いられてきた
キャパシタの誘電体の熱酸化シリコンではＬＳＩに適用
するために十分低い欠陥密度を有することが必要で、そ
のためにはその膜厚を１５０Å以上にする必要があると
されている。そのさい容量は２Ｆ／μｍ３以下となシ、
従来のキャパシタではＩＭｂダイナξツクメモリの実現
は困難で −したがって、ＩＭｂダイナミックメモリを
実現するための有効な方法の一つとして溝型キャパシタ
セル（ＣＣＣ： ｃｏｒｒｕｇａｔｅｄ ｃａｐａｃｉ
ｔｏｒｃｅｌｌ） が検討されている。
キャパシタの誘電体の熱酸化シリコンではＬＳＩに適用
するために十分低い欠陥密度を有することが必要で、そ
のためにはその膜厚を１５０Å以上にする必要があると
されている。そのさい容量は２Ｆ／μｍ３以下となシ、
従来のキャパシタではＩＭｂダイナξツクメモリの実現
は困難で −したがって、ＩＭｂダイナミックメモリを
実現するための有効な方法の一つとして溝型キャパシタ
セル（ＣＣＣ： ｃｏｒｒｕｇａｔｅｄ ｃａｐａｃｉ
ｔｏｒｃｅｌｌ） が検討されている。
この方法はキャパシタ用の溝を形成し、溝の側面もキャ
パシタとして利用し実効的な面積を増大し、基板上の小
面積領域に大容量のキャパシタを形成することである。
パシタとして利用し実効的な面積を増大し、基板上の小
面積領域に大容量のキャパシタを形成することである。
第１図に従来のＣＣＣ型キャパシタを用いたダイナミッ
クメモリのメモリセルを断面図を用いて脱明する。
クメモリのメモリセルを断面図を用いて脱明する。
１はシリコン基板、２はキャパシタ用誘電体、３は多結
晶シリコンの上部電極で、これらによってａの部分にキ
ャパシタが形成されている。また、ＶｉＯＳトランジス
タ部すは、ソースおよびドレインを形成するｎ＋拡散領
域４、ゲート絶縁膜５、ダート電極６によって構成され
ている。したがって、キャパシタａとトランジスタｂと
によって１トランジスター１キヤパシタ型のメモリセル
が形成されている。
晶シリコンの上部電極で、これらによってａの部分にキ
ャパシタが形成されている。また、ＶｉＯＳトランジス
タ部すは、ソースおよびドレインを形成するｎ＋拡散領
域４、ゲート絶縁膜５、ダート電極６によって構成され
ている。したがって、キャパシタａとトランジスタｂと
によって１トランジスター１キヤパシタ型のメモリセル
が形成されている。
上記メモリセルによって、キャパシタの面積は従来の溝
を用いないキャパシタの面積よシも著しく縮小されるが
、この構造のキャパシタでも以下に述べる短所がある。
を用いないキャパシタの面積よシも著しく縮小されるが
、この構造のキャパシタでも以下に述べる短所がある。
たとえば、第゛１図の型のキャパシタでは下部電極１に
は高濃度拡散層が形成できないという欠点がある。その
理由は（１）現在の拡散層形はイオン打込み法によって
行なわれており、キャパシタの側面のＳｉ基板にイオン
打込みを行うことは不可能であり、（２）従来のＰ等の
高温炉中での拡散では拡散層の厚さが溝内のＢｉの表面
から数千人も侵入してしまい、キバシタセル゛を接近さ
せて高集積化させる場合にキャパシタの周囲の拡散層ま
たは、空乏層同士かつながシキャパシタ間にリーク電流
が生じ、記憶情報を失いがちになってしまうためである
。
は高濃度拡散層が形成できないという欠点がある。その
理由は（１）現在の拡散層形はイオン打込み法によって
行なわれており、キャパシタの側面のＳｉ基板にイオン
打込みを行うことは不可能であり、（２）従来のＰ等の
高温炉中での拡散では拡散層の厚さが溝内のＢｉの表面
から数千人も侵入してしまい、キバシタセル゛を接近さ
せて高集積化させる場合にキャパシタの周囲の拡散層ま
たは、空乏層同士かつながシキャパシタ間にリーク電流
が生じ、記憶情報を失いがちになってしまうためである
。
したがって、上記従来のＣＣＣＣＣＣキャパシタ
ルではキャパシタａの下地電極として、キャパシ、額の
Ｑｉ其に１の裏面ｒ反１層を形成ぜざふを得ない。この
場合には、キャパシタ用誘電体２には電源電圧たとえば
５■から反転層を形成するための電圧約１．２■を差引
いた電圧、つまり３．８■程度しか印加できないため蓄
積電荷量は３．８ ／ ５．０つま９７６％に減少して
しまう。
Ｑｉ其に１の裏面ｒ反１層を形成ぜざふを得ない。この
場合には、キャパシタ用誘電体２には電源電圧たとえば
５■から反転層を形成するための電圧約１．２■を差引
いた電圧、つまり３．８■程度しか印加できないため蓄
積電荷量は３．８ ／ ５．０つま９７６％に減少して
しまう。
また、キャパシタの下部の３ｉの表面に反転層を形成す
るさい、キャノくシタ同士の間隔が狭くなるとキャパシ
タの周辺の空乏層同士がつながるいわゆるパンチスルー
現象が生じ、キャノくシタ間などにリーク電流が生じ、
記憶情報が失なわれがちである。
るさい、キャノくシタ同士の間隔が狭くなるとキャパシ
タの周辺の空乏層同士がつながるいわゆるパンチスルー
現象が生じ、キャノくシタ間などにリーク電流が生じ、
記憶情報が失なわれがちである。
本発明の目的は溝型キャパシタセルにおいて、電極とし
てＳｉ基板表面の反転層を用いないＣＣＣ凰のキャパシ
タを具備した半導体装置を提供することにある。
てＳｉ基板表面の反転層を用いないＣＣＣ凰のキャパシ
タを具備した半導体装置を提供することにある。
本発明の概念はＣＣＣ型キャパシタセルの溝の側面と半
導体Ｓｉ基板の表面に形成された高濃度拡散層の両方を
筑１の雪！ｆＪｉＦうととによって、Ｓｉ基板の反転層
を電極として用いないＣＣＣ型キャパシタセルを形成し
たことにある。
導体Ｓｉ基板の表面に形成された高濃度拡散層の両方を
筑１の雪！ｆＪｉＦうととによって、Ｓｉ基板の反転層
を電極として用いないＣＣＣ型キャパシタセルを形成し
たことにある。
以下、実施例にょシ本発明をさらに詳細に説明する。
第２図（ａ）および（ｂ）に本発明のＣＣＣ型キャパシ
タセルの構造と、その製造工程を説明する断面図を示す
。
タセルの構造と、その製造工程を説明する断面図を示す
。
第２図（ａ）では、シリコン基板１上のメモリセル部の
周囲に素子間分離絶縁膜７を形成したのち、Ｍｏ８）ラ
ンジスタのソースまたはドレインと接続している拡散層
８が形成され、次に従来のフォトレジスト工程にょっぞ
フォトマスクを形成し、異方性ドライエツチング法を用
いてキャパシタ部の溝Ｃを形成する。この溝は深さ約４
μｍ、開口部の面積は４μｍ２程度である。次に、第１
の電極としてＣＶＤ法によってＷを被着する。ＣＶＤ−
Ｗ膜の形成にはＷＦ６ガスをＮ２ガスをキャリアガスと
して反応管内に導入し、Ｎ２の反応性ガスによってＷＦ
、を分解することによって、溝Ｃの側壁や拡散層３の表
面を覆うようにしてＷ電極９を被着する。そのさい、反
応管の温度は３００Ｃから５００Ｃ程度であり、上記の
Ｗ膜形成条件ではＷはＳｉ基板の表面にのみ被着される
いわゆる選択成長となり、第１の電極となるＷは溝Ｃの
側面と拡散層８の双方を覆っているが、その他のＳｔ’
ｓで覆われている領゛域には形成されなかった。したが
って、この方法によればキャパシタの第１の電極の加工
は不要である。
周囲に素子間分離絶縁膜７を形成したのち、Ｍｏ８）ラ
ンジスタのソースまたはドレインと接続している拡散層
８が形成され、次に従来のフォトレジスト工程にょっぞ
フォトマスクを形成し、異方性ドライエツチング法を用
いてキャパシタ部の溝Ｃを形成する。この溝は深さ約４
μｍ、開口部の面積は４μｍ２程度である。次に、第１
の電極としてＣＶＤ法によってＷを被着する。ＣＶＤ−
Ｗ膜の形成にはＷＦ６ガスをＮ２ガスをキャリアガスと
して反応管内に導入し、Ｎ２の反応性ガスによってＷＦ
、を分解することによって、溝Ｃの側壁や拡散層３の表
面を覆うようにしてＷ電極９を被着する。そのさい、反
応管の温度は３００Ｃから５００Ｃ程度であり、上記の
Ｗ膜形成条件ではＷはＳｉ基板の表面にのみ被着される
いわゆる選択成長となり、第１の電極となるＷは溝Ｃの
側面と拡散層８の双方を覆っているが、その他のＳｔ’
ｓで覆われている領゛域には形成されなかった。したが
って、この方法によればキャパシタの第１の電極の加工
は不要である。
次に第２図（ｂ）に示すように、キャパシタ用誘電体と
して酸化メンタル膜１０を低圧ＣＶＤ法によって約４０
０人の厚さに形成する。さらに、全面に膜厚１００人の
多結晶シリコン１１を被着して、キャパシタ部以外の多
結晶シリコンをフォトレジストマスクを用いてＣＦ、系
のガス中の放電を利用したエツチング装置によって除去
する。次に、ふたたび、ＣＶＤ−Ｗを被着した。Ｗは前
記多結晶５ｉｌｌの表面にのみ選択成長し、上部電極１
２となる。
して酸化メンタル膜１０を低圧ＣＶＤ法によって約４０
０人の厚さに形成する。さらに、全面に膜厚１００人の
多結晶シリコン１１を被着して、キャパシタ部以外の多
結晶シリコンをフォトレジストマスクを用いてＣＦ、系
のガス中の放電を利用したエツチング装置によって除去
する。次に、ふたたび、ＣＶＤ−Ｗを被着した。Ｗは前
記多結晶５ｉｌｌの表面にのみ選択成長し、上部電極１
２となる。
しだがって本発明によってキャパシタの下部電極として
Ｗ等の導電体を溝の内部および拡散層の両側を覆うこと
によって反転層を用いないでキャパシタの電極を形成で
きる。
Ｗ等の導電体を溝の内部および拡散層の両側を覆うこと
によって反転層を用いないでキャパシタの電極を形成で
きる。
ここで、上記の実施例では第１の電極にＣＶＤ法によっ
て形成したＷを用すたが、Ｗの代りにＣＶＤ法によって
形成したＭｏｌ ’Ｉ’ａ％高濃度ドー７’した多結晶
シリコン、Ｗシリサイド、Ｍｏシリサイドなど、側面に
形成できる電極材料であればかまわない。また、キャパ
シタ用誘電体としては酸化タンタルを用いたが、光ＣＶ
Ｄ法などによって形成された、８１０２ ａ ８ ”３
Ｎ４なども好ましい材料である。
て形成したＷを用すたが、Ｗの代りにＣＶＤ法によって
形成したＭｏｌ ’Ｉ’ａ％高濃度ドー７’した多結晶
シリコン、Ｗシリサイド、Ｍｏシリサイドなど、側面に
形成できる電極材料であればかまわない。また、キャパ
シタ用誘電体としては酸化タンタルを用いたが、光ＣＶ
Ｄ法などによって形成された、８１０２ ａ ８ ”３
Ｎ４なども好ましい材料である。
〔発明の効果〕
以上述べた如く、本発明によれば反転層を利用しないＣ
ＣＣ型キャパシタを形成することができ蓄積電荷量が多
く、かつ、キャパシタ間のバンチスルーによるリークの
少ないキャパシタを形成できる。
ＣＣ型キャパシタを形成することができ蓄積電荷量が多
く、かつ、キャパシタ間のバンチスルーによるリークの
少ないキャパシタを形成できる。
第１図は従来のＣＣＣ型メモリセルの断面図、第２図は
（ａ）、 （ｂ）は本発明の一実施例になるＣＣＣ型キ
ャパシタとその製造工程を説明するための断面図を示し
たものである。 ｌ・・・Ｓｉ基板、２・・・キャパシタ用誘電体、３・
・・多結晶Ｓｉ電極、４・・・拡散層、５・・・ゲート
絶縁膜、６・・・ゲート電極、７・・・素子間分離絶縁
膜、８・・・拡散層領域、９・・・Ｗ電極、１０・・・
酸化タンタル膜、１】・・・多結晶シリコン、１２・・
・Ｗ電極、ａ・・・キャ第 ｌ 口 上 第 ２ ｌ 第１頁の続き Ｏ発明者 向 喜一部 国 央 ｌ（ 刀 研
（ａ）、 （ｂ）は本発明の一実施例になるＣＣＣ型キ
ャパシタとその製造工程を説明するための断面図を示し
たものである。 ｌ・・・Ｓｉ基板、２・・・キャパシタ用誘電体、３・
・・多結晶Ｓｉ電極、４・・・拡散層、５・・・ゲート
絶縁膜、６・・・ゲート電極、７・・・素子間分離絶縁
膜、８・・・拡散層領域、９・・・Ｗ電極、１０・・・
酸化タンタル膜、１】・・・多結晶シリコン、１２・・
・Ｗ電極、ａ・・・キャ第 ｌ 口 上 第 ２ ｌ 第１頁の続き Ｏ発明者 向 喜一部 国 央 ｌ（ 刀 研
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の一領域に溝が形成されている半導体
装置において、少なくとも該溝が形成されていない該半
導体基板の表面の一部に高濃度拡散領域が形成されてお
シ、少なくともｉ！＊溝の側面および底面および該高濃
度領域を覆うようにして第１の電極が形成され、該第１
の電極の表面に絶縁膜が形成され、該絶縁膜の表面に舘
２の電極が形成され、該第１の電極と該第２の電極の間
にキャパシタが形成されていることを特徴とする半導体
装置。 ２、前記第１の電極がＷ、Ｍｏ、多結晶シリコン。 Ｔａ、Ｗシリサイド、Ｍｏシリサイドの中から選択した
少なくとも１種類の導電体からなることを特徴とする特
許請求の範囲第１項記載の半導体装置。 ３、前記絶縁膜は酸化タンタル、酸化ニオビウム。 酸化チタン、酸化ハフニウム、酸化アルミニウム、窒化
シリコンなどによって形成されていると、とを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054272A JPS60198771A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054272A JPS60198771A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198771A true JPS60198771A (ja) | 1985-10-08 |
Family
ID=12965936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054272A Pending JPS60198771A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198771A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281752A (ja) * | 1985-10-07 | 1987-04-15 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| US4809051A (en) * | 1987-08-06 | 1989-02-28 | National Semiconductor Corp. | Vertical punch-through cell |
| JPH01291455A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 半導体装置 |
| US5055900A (en) * | 1989-10-11 | 1991-10-08 | The Trustees Of Columbia University In The City Of New York | Trench-defined charge-coupled device |
| US5106774A (en) * | 1987-07-10 | 1992-04-21 | Kabushiki Kaisha Toshiba | Method of making trench type dynamic random access memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
-
1984
- 1984-03-23 JP JP59054272A patent/JPS60198771A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281752A (ja) * | 1985-10-07 | 1987-04-15 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| US5106774A (en) * | 1987-07-10 | 1992-04-21 | Kabushiki Kaisha Toshiba | Method of making trench type dynamic random access memory device |
| US4809051A (en) * | 1987-08-06 | 1989-02-28 | National Semiconductor Corp. | Vertical punch-through cell |
| JPH01291455A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 半導体装置 |
| US5055900A (en) * | 1989-10-11 | 1991-10-08 | The Trustees Of Columbia University In The City Of New York | Trench-defined charge-coupled device |
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