KR880001010Y1 - Bi-phased modulated digital signal demodulator - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 판독 회로도.1 is a conventional read circuit diagram.
제2도는 제1도 각부의 파형도.2 is a waveform diagram of each part of FIG.
제3도는 본 고안의 판독회로도.3 is a readout circuit diagram of the present invention.
제4도는 제3도 각 부의 파형도.4 is a waveform diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 2 : 시정수 회로 3 : 밀러 적분기1, 2: Time constant circuit 3: Miller integrator
OP1:연산증폭기 COM1, COM2: 비교기OP 1 : Operational Amplifier COM 1 , COM 2 : Comparator
OR1, OR2: 오아게이트OR 1 , OR 2 : Oagate
본 고안은 바이 페이즈(Bi-Phase)변조되어 디스크상에 기록된 디지탈 신호를 재생할 경우에 그 바이 페이즈 변조된 디지탈 신호를 판독하는 클럭신호를 발생하는 바이페이즈 변조된 디지탈 신호의 판독회로에 관한 것이다.The present invention relates to a bi-phase modulated digital signal reading circuit that generates a clock signal for reading a bi-phase modulated digital signal when a bi-phase modulated digital signal recorded on a disc is reproduced. .
종래의 판독회로는 제1도에 도시한 바와같이 신호 입력단자(A)를 상승구간(rise edge)에 동작되는 모노 멀티(M1)의 입력단자(I1) 및 하강 구간(fall dege)에 동작되는 모노 멀티(M2)의 입력단자(I2), 데이타 신호 출력단자(B)에 공통 접속하여 그 모노 멀티(M1)(M2)의 출력단자()()는 모노 멀티(M2)(M1)의 리세트 단자(RE2)(RE1)에 접속하고, 출력단자(Q1)(Q2)는 오아게이트(OR1)를 통해 클럭신호 출력단자(CK)에 접속하여 구성하였다.Conventional readout circuits, as shown in FIG. 1, have the signal input terminal A at the input terminal I 1 and the fall dege of the mono multi M 1 operated at the rise edge. The output terminal of the mono multi (M 1 ) (M 2 ) is commonly connected to the input terminal (I 2 ) and the data signal output terminal (B) of the mono multi (M 2 ) to be operated. ) ( ) Is connected to the reset terminal RE 2 (RE 1 ) of the mono multi (M 2 ) (M 1 ), and the output terminal (Q 1 ) (Q 2 ) is output the clock signal through the oragate (OR 1 ) It was configured by connecting to the terminal CK.
이와같이 구성된 종래의 판독회로는 제2(a)도에 도시한 바와같이 신호 입력단자(A)에 바이 페이즈 변조된 디지탈 신호가 입력되면 모노 멀티(M1)의 출력단자(Q1)에는 제2도(b)에 도시한 바와같이 논리 1일때 시정수 회로(1)에 의해 일정주기(T)의 펄스 신호가 출력되고, 모노 멀티(M2)의 출력단자(Q2)에는 제2도(c)에 도시한 바와같이 논리 0일 때 시정수 회로(1)에 의해 일정주기(T)의 펄스 신호가 출력되며, 이와같이 출력된 펄스신호는 오아게이트(OR1)를 통해 제2(d)도에 도시한 바와같이 합성된 후 클럭신호 출력단자(CK)로 출력되어 바이 페이즈 변조된 디지탈 신호를 재생하는 클럭신호로 사용된다.Thus the conventional readout circuit is configured, is the second of claim 2 (a) an output terminal (Q 1) of the mono-multi (M 1) when the biphase modulated digital signal input to the signal input terminal (A) as shown in Fig. As shown in Fig. 2 (b), when the logic is 1, the time constant circuit 1 The pulse signal of T) is output, and the output terminal Q 2 of the mono multi (M 2 ) is fixed to the output terminal Q 2 by the time constant circuit 1 when the logic is 0 as shown in FIG. T) and a pulse signal is output, in this way an output pulse signal is output to the first 2 (d) a clock signal output terminal (CK) after the synthesis as shown in Fig through Iowa gate (OR 1) bi-phase modulated It is used as a clock signal to reproduce the digital signal.
그리고, 상기에서 각 논리 0 및 1사이에서 그 레벨이 변화될 경우에는 모노 멀티(M1)(M2)의 출력단자(Q1)(Q2)에서 출력된 신호로 모노 멀티(M1)(M2)를 각기 리세트시켜 회로의 오동작을 방지하게 된다.Then, the mono multi (M 1) when its level changes between each of the logic 0 and 1 in the above, the output terminal (Q 1) (Q 2) of the mono-multi (M 1) (M 2) with the output signal Reset each of the (M 2 ) to prevent malfunction of the circuit.
그러나, 이와같은 종래의 판독회로는 시정수 회로(1)(2)의 특성에 따라 모노 멀티(M1)(M2)의 출력단자()()에서 출력되는 펄스신호의 주기가 변화되어 오아게이트(OR1)로 출력되는 클럭 펄스 신호의 주기가 일정하지 못한 결점이 있었다.However, such a conventional read circuit has an output terminal (mono multi (M 1 ) (M 2 ) according to the characteristics of the time constant circuit (1) (2). ) ( The cycle of the pulse signal outputted from the) is changed so that the cycle of the clock pulse signal outputted to the OR gate OR 1 is not constant.
본 고안은 이와같은 종래의 결함을 감안하여, 하나의 밀러 적분기 및 두개의 비교기, 오아게이트로 구성하여 출력되는 클럭 펄스 신호의 주기가 일정하도록 안출한 것으로, 이를 제3도 및 제4도를 참조하여 상세히 설명하면 다음과 같다.In view of the above-described deficiencies, the present invention consists of one Miller integrator, two comparators, and an oragate, so that the period of the clock pulse signal outputted is constant. See FIG. 3 and FIG. When described in detail as follows.
제3도에 도시한 바와같이 신호 입력단자(A)를 비반전 입력단자(+)에 저항(R4)이 접속된 연산증폭기(OP1)의 반전 입력단자(-)에 저항(R3)을 통해 접속하고 그 접속점을 콘덴서(C3)를 통해 연산증폭기(OP1)의 출력측에 접속하여 밀러 적분기(3)를 구성하고, 그 밀러 적분기(3)의 출력측을 반전 및 비반전 입력단자(-),(+)가 전원(Vcc, (-Vcc)에 각기 접속된 비교기(COM1)(COM2)의 비반전 및 반전입력단자(+), (-)에 공통 접속하여 그의 출력측을 다이오드(D1), (D2) 및 오아게이트(OR2)를 통해 클럭신호 출력단자(CK)에 접속한 것이다.Resistance (R 3) - the signal input terminal (A) as shown in FIG. 3 the inverting input terminal of the resistance (R 4) of the operational amplifier (OP 1) connected to the inverting input terminal (+) () And connect the connection point to the output side of the operational amplifier OP 1 through the condenser C 3 to form the Miller integrator 3, and the output side of the Miller integrator 3 is inverted and non-inverting input terminal ( -), (+) Is power ( Vcc, (- Commonly connected to the non-inverting and inverting input terminals (+) and (-) of the comparator (COM 1 ) (COM 2 ) respectively connected to Vcc), and the output side thereof is connected to the diode (D 1 ), (D 2 ) and the oragate ( OR 2 ) is connected to the clock signal output terminal CK.
이와같이 구성된 본 고안의 작용 효과를 상세히 설명하면 다음과 같다.Referring to the effects of the present invention configured in this way in detail as follows.
신호 입력단자(A)에 제4(a)도에 도시한 바와 같이 바이 페이즈 변조된 디지탈 신호가 입력되면 밀러 적분기(3)는 그 디지탈 신호를 적분하여 그의 출력측에는 제2(b)도에 도시한 바와같이 출력되고, 그 출력된 적분 신호는 비교기(COM1)(COM2)의 비반전 및 반전 입력단자(+)(-)에 입력되어 그의 반전 및 비반전 입력단자(-)(+)에 입력된 전원 (Vcc), (-Vcc)과 비교된다.When the bi-phase modulated digital signal is input to the signal input terminal A as shown in Fig. 4 (a), the Miller integrator 3 integrates the digital signal and shows it in Fig. 2 (b) on its output side. As described above, the integrated signal is output to the non-inverting and inverting input terminals (+) (-) of the comparator COM 1 (COM 2 ) and its inverting and non-inverting input terminals (-) (+). Input power to Vcc), (- Vcc).
이때, 적분 신호가 (Vcc)보다 높을 경우에는 제4(c)도에 도시한 바와같이 비교기(COM1)의 출력측에 고전위가 출력되고, 적분 신호가 전원(-Vcc)보다 낮을 경우에는 제4(d)도에 도시한 바와같이 비교기(COM2)의 출력측에 고전위가 출력되며, 이와같이 출력된 고전위는 오아게이트(OR2)를 통해 제4(e)도에 도시한 바와같이 합성된 후 클럭신호 출력단자(CK)로 출력되어 바이 페이즈 변조된 디지탈 신호를 재생하는 클럭신호로 사용하게 된다.At this time, the integral signal is ( When higher than Vcc), as shown in FIG. 4 (c), a high potential is output to the output side of the comparator COM 1 , and the integrated signal is supplied with a power supply (−). If lower than Vcc), the claim 4 (d) is also one is a high potential output on the output side of the comparator (COM 2) As shown in, in this way the output high potential is the 4 (e via Iowa gate (OR 2)) As shown in the figure, the synthesized signal is output to the clock signal output terminal CK and used as a clock signal for reproducing a bi-phase modulated digital signal.
그리고 상기에서 밀러적분기(3)에서 적분된 디지탈 신호의 기울기는 그 위치에 관계없이 일정하므로 오아게이트(OR2)에서 출력되는 펄스 신호의 폭은 일정하게 되고, 다이오드(D1)(D2)는 비교기(COM1)(COM2)에서 마이너스 전압이 출력될 때 도통되어 커트(cut)하게 된다.Since the slope of the digital signal integrated in the Miller integrator 3 is constant regardless of its position, the width of the pulse signal output from the OR gate OR 2 is constant, and the diode D 1 (D 2 ) is fixed. When the negative voltage is output from the comparator (COM 1 ) (COM 2 ) is turned on and cut (cut).
이상에서 설명한 바와같이 본 고안은 바이 페이즈 변조된 디지탈 신호에서 주기가 일정한 클럭펄스 신호를 발생하므로 바이 페이즈 변조된 디지탈 신호를 깨끗이 재생할 수 있는 효과가 있다.As described above, the present invention generates a clock pulse signal having a constant period from the bi-phase modulated digital signal, thereby effectively reproducing the bi-phase modulated digital signal.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019850009236U KR880001010Y1 (en) | 1985-07-22 | 1985-07-22 | Bi-phased modulated digital signal demodulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019850009236U KR880001010Y1 (en) | 1985-07-22 | 1985-07-22 | Bi-phased modulated digital signal demodulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR870003052U KR870003052U (en) | 1987-03-19 |
| KR880001010Y1 true KR880001010Y1 (en) | 1988-03-17 |
Family
ID=19244049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019850009236U KR880001010Y1 (en) | 1985-07-22 | 1985-07-22 | Bi-phased modulated digital signal demodulator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR880001010Y1 (en) |
-
1985
- 1985-07-22 KR KR2019850009236U patent/KR880001010Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR870003052U (en) | 1987-03-19 |
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