KR870006575A - 반도체 기억장치 - Google Patents

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KR870006575A
KR870006575A KR860010768A KR860010768A KR870006575A KR 870006575 A KR870006575 A KR 870006575A KR 860010768 A KR860010768 A KR 860010768A KR 860010768 A KR860010768 A KR 860010768A KR 870006575 A KR870006575 A KR 870006575A
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KR
South Korea
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semiconductor memory
limiting circuit
voltage limiting
mos transistor
pair
Prior art date
Application number
KR860010768A
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English (en)
Inventor
히로시 이와하시
Original Assignee
와타리 스기이치로
가부시키 가이샤 도시바
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Filing date
Publication date
Application filed by 와타리 스기이치로, 가부시키 가이샤 도시바 filed Critical 와타리 스기이치로
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    • G11—INFORMATION STORAGE
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G—PHYSICS
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따른 SRAM의 메모리셀어 레이에 대한 일부회로도.
제1a도는 재1도에 도시된 메모리셀의 상세한 회로도.
제2도는 재1도에 도시된 메모리의 데이터독출동작에 대한 타이밍도.
제3도는 재1도에 도시된 회로중 전압재한회로의 변형예를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 메모리셀 12 : 행선
13,13 : 열선 14,15 : 부하회로(MOS트랜지스터)
16,30,40,42 : 전압재한회로 41 : (증가형)MOS트랜지스터
43 : (감소형)MOS트랜지스터 81 : 행선
82 : 메모리셀 83,83 : 열선

Claims (9)

  1. 스태틱형 메모리셀과 그에 접속된 한쌍의 열선을 구비하고 있는 반도체기억장치에 있어서, 상기 한쌍의 열선에는 데이터독출기간중 그 열선 상호간의 전위차를 전압재한회로가 설치된 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 전압재한회로는 각각 게이트와 드레인이 서로 접속된 2개의 MOS트랜지스터로 구성되어지되 그 한쪽의 드레인, 게이트와 다른 한쪽의 소오스가 접속되도록 병렬접속되어 구성된 것을 특징으로 하는 반도체기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 전압재한회로는 데이터 독출기간과 데이터기록기간에 각각 대응하여 온상태와 오프상태로 재어되는 MOS트랜지스터와 직렬로 상기 한쌍의 열선사이에 접속되어 구성된 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 2개의 MOS트랜지스터가 약 0(V)의 임계치전압을 갖는 것일을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 전압재한회로는 데이터독출기간과 데이터기록기간에 각각 대응되어 온상태와 오프상태로 재어되는 MOS트랜지스터와 직렬로 상기 한쌍의 열선사이에 접속되어 구성된 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 전압재한회로는 게이트에 소정전 압이 인가되는 증가형 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 전압재한회로는 데이터독출기간과 데이터기록기간이 각각 대응되어 온상태와 오프상태로 재어되는 MOS트랜지스터와 직렬로 상기 한쌍의 열선사이에 접속되어 구성된 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 전압재한회로는 게이트에 소정전압이 인가되는 감소형 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 전압재한회로는 데이터독출기간과 데이터기록기간에 각각 온 상태와 오프상태로 대응되어 재어되는 MOS트랜지스터와 직렬로 상기 한쌍의 열선사이에 접속되어 구성된 것을 특징으로 하는 반도체 기억장치.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR860010768A 1985-12-20 1986-12-16 반도체 기억장치 KR870006575A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP60286928A JPS62145595A (ja) 1985-12-20 1985-12-20 半導体記憶装置
JP60-286928 1985-12-20

Publications (1)

Publication Number Publication Date
KR870006575A true KR870006575A (ko) 1987-07-13

Family

ID=17710771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR860010768A KR870006575A (ko) 1985-12-20 1986-12-16 반도체 기억장치

Country Status (4)

Country Link
US (1) US4821237A (ko)
EP (1) EP0228266A3 (ko)
JP (1) JPS62145595A (ko)
KR (1) KR870006575A (ko)

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Also Published As

Publication number Publication date
EP0228266A3 (en) 1988-07-13
JPS62145595A (ja) 1987-06-29
US4821237A (en) 1989-04-11
EP0228266A2 (en) 1987-07-08

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